CN110932810A - 一种基于fpga的数字复分方法及数字复分*** - Google Patents

一种基于fpga的数字复分方法及数字复分*** Download PDF

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CN110932810A CN201911191889.5A CN201911191889A CN110932810A CN 110932810 A CN110932810 A CN 110932810A CN 201911191889 A CN201911191889 A CN 201911191889A CN 110932810 A CN110932810 A CN 110932810A
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吕剑
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Abstract

本发明提出了一种基于FPGA的数字复分方法及数字复分***，通过轮询的方式对每一个支路数据进行复接；将异步的SLIP协议帧从新进行同步的HDLC帧封帧处理后使其变为HDLC帧结构数据；FPGA完成数据的接入及链路层协议HDLC帧的解帧封帧，并完成多业务的数字复分接功能。本发明可以在融合的交换体制下实现多类通信和终端设备之间实现无缝连接，并采用复分接技术使大量不同速率、不同链路层协议的多种业务数据，包括有较高实时性要求音频数据等综合业务数据在固定、移动网络的有机融合和高速的数据交换路由中进行高速低延时的信息交互。本发明对实现不同技术体制网系的互联互通，全面提高信息的传输质量有着重大意义。

Description

一种基于FPGA的数字复分方法及数字复分***
技术领域
本发明涉及一种基于FPGA的数字复分方法及数字复分***，属于数字通信领域。
背景技术
在数字通信***中，为了扩大传输容量和提高传输效率，常常需要把若干路低速数字信号流(称为低次群)合并成一个高速数字信号流(称为高次群)，以便在高速信道中传输。我们把这种两路或两路以上的低逨数字信号合并成一路高速数字信号的过程称为数字复接。多业务数据复分***能够将若干路不同技术体制网系的低速信号合并为一路高速信号进行传输，能够更好的提高带宽利用率和数据传输效率。在多兵种协同作战的现代科技战争中，因装备类型、体系多种多样，尤其为了适应特殊环境下各种数据、话音多业务高速可靠的传输与交换，实现不同技术体制网系的互联互通，全面提高信息的传输质量有着重大意义。
目前常见的数字复分***通常采用模拟电路来设计的，这种模拟电路式数字复分***应用于单一同类型数据业务间的复分接传输，无法在多类通信和终端设备之间实现无缝连接，不适用于对实时性要求较高的场景。因此，目前常见的数字复分方法也是基于上述***，同样具有上述问题。
发明内容
发明目的：提供一种基于FPGA的数字复分方法，以解决现有技术存在的上述不足。进一步目的是提供一种实现上述方法的***。
技术方案：一种基于FPGA的数字复分方法，包括以下步骤：
步骤1、通过轮询的方式对每一个支路数据进行复接；
步骤2、将异步的SLIP协议帧从新进行同步的HDLC帧封帧处理后使其变为HDLC帧结构数据；
步骤3、FPGA完成数据的接入及链路层协议HDLC帧的解帧封帧，并完成多业务的数字复分接功能。
在进一步的实施例中，所述步骤1进一步包括：
通过轮询的方式对每一个支路数据进行复接，复接后其顺序是：第一路的第一帧，第二路的第一帧，第三路的第一帧，第四路的第一帧，第一路的第二帧，第二路的第二帧，依次类推；第一帧依次取过之后，再循环取以后的各个帧；先对数据原有HDLC/SLIP帧进解帧处理，提取净荷后加入端口类型标签及端口号标签再进行HDLC封帧处理，然后再统一按HDLC帧复分接；
轮询周期定义为服务器按照门限服务规则依次对所有的数据帧完成轮询操作所花费的平均时间值：
Figure BDA0002293786240000021
式中，tm表示轮询操作的总时长，t0表示轮询操作的空闲时长，Nep表示轮询的周期总数；
从上一次调度实例起，遍历后面的每个实例；若所有实例已被遍历过一次，则将初始权重值设定为所有实例权重的最大公约数，并从头开始遍历；若初始权重值小于等于0，则将其重置为所有实例的最大权重值，直到遍历的实例的权重大于等于初始权重值时结束，此时实例为需调度的实例。
在进一步的实施例中，所述步骤2进一步包括：
对HDLC帧结构数据进行按帧复接的业务复分接处理，以达到多业务复分接的目标；对其原始的SLIP协议帧进行解帧处理后再经过HDLC同步封帧处理后与E1口、K口等业务数据一起参与多业务复分接器的按帧复接传送；
在帧***捕获帧同步码时会产生漏同步事件，计算该漏同步事件的概率：
Figure BDA0002293786240000022
式中，Pe表示帧定位码组每个码元发生错误的概率，n表示帧同步码的码元位数；
根据漏同步事件的概率Pl和帧频率Fs得出平均失步间隔时间：
Figure BDA0002293786240000023
式中，Ts表示帧周期，其余各符号含义同上。
在进一步的实施例中，所述步骤3进一步包括：
模拟语音信号经过转换成PCM话音码流后，经过定长的HDLC封帧处理后与E1口、K口等业务数据一起参与多业务复分接器的按帧复接传送；FPGA完成数据的接入及链路层协议HDLC帧的解帧封帧，并完成多业务的数字复分接功能；CPU完成HDLC帧到以太网帧的互相转换及***的配置管理功能；接口电路完成物理线路的适配以及数据同步、时钟恢复等功能，向FPGA提供有效的数据信号及同步时钟信号；最后向对外提供各种接口，与骨干网、移动网、末端子网相连，实现多种网络的融合。
一种基于FPGA的数字复分方法的数字复分***，包括如下模块：
用于对每一个支路数据进行复接的第一模块；
用于将异步的SLIP协议帧从新进行同步的HDLC帧封帧处理后使其变为HDLC帧结构数据的第二模块；
用于完成数据的接入及链路层协议HDLC帧的解帧封帧，并完成多业务的数字复分接功能的第三模块。
在进一步的实施例中，所述第一模块进一步通过轮询的方式对每一个支路数据进行复接，复接后其顺序是：第一路的第一帧，第二路的第一帧，第三路的第一帧，第四路的第一帧，第一路的第二帧，第二路的第二帧，依次类推；第一帧依次取过之后，再循环取以后的各个帧；先对数据原有HDLC/SLIP帧进解帧处理，提取净荷后加入端口类型标签及端口号标签再进行HDLC封帧处理，然后再统一按HDLC帧复分接；
轮询周期定义为服务器按照门限服务规则依次对所有的数据帧完成轮询操作所花费的平均时间值：
Figure BDA0002293786240000031
式中，tm表示轮询操作的总时长，t0表示轮询操作的空闲时长，Nep表示轮询的周期总数；
从上一次调度实例起，遍历后面的每个实例；若所有实例已被遍历过一次，则将初始权重值设定为所有实例权重的最大公约数，并从头开始遍历；若初始权重值小于等于0，则将其重置为所有实例的最大权重值，直到遍历的实例的权重大于等于初始权重值时结束，此时实例为需调度的实例；
所述第二模块进一步对HDLC帧结构数据进行按帧复接的业务复分接处理，以达到多业务复分接的目标；对其原始的SLIP协议帧进行解帧处理后再经过HDLC同步封帧处理后与E1口、K口等业务数据一起参与多业务复分接器的按帧复接传送；
在帧***捕获帧同步码时会产生漏同步事件，计算该漏同步事件的概率：
Figure BDA0002293786240000032
式中，Pe表示帧定位码组每个码元发生错误的概率，n表示帧同步码的码元位数；
根据漏同步事件的概率Pl和帧频率Fs得出平均失步间隔时间：
Figure BDA0002293786240000041
式中，Ts表示帧周期，其余各符号含义同上；
所述第三模块进一步将模拟语音信号经过转换成PCM话音码流后，经过定长的HDLC封帧处理后与E1口、K口等业务数据一起参与多业务复分接器的按帧复接传送；FPGA完成数据的接入及链路层协议HDLC帧的解帧封帧，并完成多业务的数字复分接功能；CPU完成HDLC帧到以太网帧的互相转换及***的配置管理功能；接口电路完成物理线路的适配以及数据同步、时钟恢复等功能，向FPGA提供有效的数据信号及同步时钟信号；最后向对外提供各种接口，与骨干网、移动网、末端子网相连，实现多种网络的融合。
在进一步的实施例中，所述第三模块进一步包括用于将数字信号进行编码的编码模块；用于将电流信号转换为数字信号、同时传输至编码模块的转换模块；用于检测电路信号转换过程中是否出现偏差的缓冲检测模块；以及用于当转换信号出现错误时或者在编码解码工作时码数出现误差时进行更正并重新进行工作的复位模块。
在进一步的实施例中，所述编码模块进一步包括收发器U1、收发器U2、电阻R1、电阻R2、电阻R3、电阻R4、光电耦合器E1、光电耦合器E2；所述收发器U1的2号管脚与所述电阻R1的一端连接，所述收发器U1的3号管脚与所述电阻R1的另一端连接，所述收发器U1的1号管脚输出电源电压，所述收发器U1的4号管脚接地，所述收发器U1的5号管脚同时与所述电容C1的一端和所述光电耦合器E1的4号管脚连接；所述收发器U2的7号管脚与所述电阻R3的一端连接，所述收发器U2的6号管脚与所述电阻R3的另一端连接，所述收发器U2的8号管脚输出电源电压，所述收发器U1的5号管脚接地，所述收发器U1的4号管脚同时与所述电容C2的一端和所述光电耦合器E2的6号管脚连接；所述光电耦合器E1的6号管脚输入工作电压，所述光电耦合器E1的1号管脚与所述电阻R2的连接，所述光电耦合器E2的4号管脚接地，所述光电耦合器E2的1号管脚与所述电阻R4连接；所述电容C1的另一端与和所述电容C2的另一端连接且输入工作电压，所述收发器U1的6号管脚、7号管脚与所述收发器U2的2号管脚、3号管脚连接且输入芯片电压。
在进一步的实施例中，所述转换模块进一步包括数模转换器U3、二极管D1、二极管D2、电容C3、电容C4、放大器U4、电容C5、三极管Q1、电阻R5、电容C6、二极管D3、电阻R6、电容C7、变压器T1；所述数模转换器U3的8号管脚输入工作电压，所述数模转换器U3的6号管脚接地，所述数模转换器U3的7号管脚与所述二极管D1的正极连接，所述二极管D1的负极同时与所述二极管D2的正极和所述电容C3的一端连接，所述二极管D2的负极同时与所述电容C4的一端和所述放大器U4的3号管脚连接，所述电容C3的另一端和所述电容C4的另一端连接且接地；所述放大器U4的4号管脚与1号管脚连接、并且同时与所述电容C5的一端、所述电阻R6的一端和所述电阻R5的一端连接，所述放大器U4的4该管脚接地，所述放大器U4的8号管脚输入工作电压；三极管Q1的基极与所述电容C5的另一端连接，所述三极管Q1的发射极同时与所述二极管D3的正极和所述电容C6的一端连接，所述电阻R5的另一端同时与所述电容C6的另一端和所述二极管D3的负极连接且接地，所述变压器T1的负极输出端与所述三极管Q1的集电极连接，所述变压器T1的正极输出端同时与所述电阻R6的另一端和所述电容C7的一端连接，所述电容C7的另一端接地。
在进一步的实施例中，所述缓冲检测模块进一步包括二极管D4、二极管D5、二极管D6、二极管D7、电容C8、电容C9、电容C10、电容C11、电阻R7、电阻R8、电阻R9、三极管Q2、三极管Q3、三极管Q4；其中所述二极管D4的正极接收信号，所述二极管D4的负极同时与所述电阻R7的一端、所述电容C10的一端和所述三极管Q3的基极连接，所述三极管Q3的发射极同时与所述电容C9的一端、所述电阻R9的一端和所述三极管Q4的发射极连接，所述电容C9的另一端与所述二极管D5的负极连接，所述二极管D5的正极同时与所述电阻R7的另一端和所述电容C8的一端连接，所述三极管Q3的集电极同时与所述三极管Q2的基极、所述三极管Q2的集电极、所述电容C8的另一端和所述二极管D7的正极连接且输出，所述三极管Q2的发射极同时与所述电容C11的一端、所述电阻R8的另一端和所述二极管D6的正极连接，所述三极管Q4的基极同时与所述电容C11的另一端和所述电阻R8的另一端连接，所述三极管Q4的集电极同时与所述二极管D7的负极和所述电容C10的另一端连接，所述二极管D6的负极与所述电阻R9的另一端连接且接地。
在进一步的实施例中，所述复位模块进一步包括与非门F1、与非门F2、与非门F3、与非门F4、与非门F5、二极管D8、二极管D9、二极管D10、三极管Q5、电阻R10、电阻R11、电阻R12、电容C12、电容C13、电解电容C12，端口J1；所述与非门F1的输出端与所述二极管D8的正极连接，所述二极管D8的负极同时与所述二极管D9的负极和所述电阻R10的一端连接，所述二极管D9的正极与所述与非门F2的输入端连接，所述与非门F2的输出端同时与所述与非门F3的输入端和所述与非门F4的输出端连接，所述三极管Q5的基极同时与所述电阻R10的另一端和所述电阻R11的一端连接，所述三极管Q5的发射极与所述电阻R11的另一端连接且接地，所述三极管Q5的集电极同时与所述电容C12的一端和所述电容C13的一端连接，所述电容C12的另一端接地且输入电源电压，所述与非门F4的输入端与所述与非门F5的输出端连接，所述与非门F5的输入端同时与所述电解电容C14的正极、所述二极管D10的正极和所述电阻R12的一端连接，所述电解电容C14的负极与所述接口J1的2号管脚连接且接地，所述电阻R12的另一端与所述二极管D10的负极连接且输入电源电压，所述端口J1的1号管脚接地。
有益效果：本发明提出了一种基于FPGA的数字复分方法及数字复分***，可以在融合的交换体制下实现多类通信和终端设备之间实现无缝连接，并采用复分接技术使大量不同速率、不同链路层协议的多种业务数据，包括有较高实时性要求音频数据等综合业务数据在固定、移动网络的有机融合和高速的数据交换路由中进行高速低延时的信息交互。本发明对实现不同技术体制网系的互联互通，全面提高信息的传输质量有着重大意义。
附图说明
图1为本发明按HDLC链路层协议帧复分接技术框图。
图2为本发明异步数据同步封帧技术框图。
图3为本发明PCM语音码流定长封帧技术框图。
图4为本发明中数字复分***的原理框图。
图5为数字复分***中编码模块电路图。
图6为数字复分***中转换模块电路图。
图7为数字复分***中缓冲检测模块电路图。
图8为数字复分***中复位模块电路图。
具体实施方式
申请人认为，目前常见的数字复分***通常采用模拟电路来设计的，这种模拟电路式数字复分***难以实现在融合的交换体制下实现多类通信和终端设备之间实现无缝连接的目的，不适用于对实时性要求较高的场景。因此，目前常见的数字复分方法也是基于上述***，同样具有上述问题。
本发明提出了一种数字复分***，基于FPGA的功能模块作为核心复分接单元，CPU及接口电路作为辅助电路一起构成一个复分接转发平台，在此平台上完成多路不同速率不同帧结构的数据及语音的复分接处理。具体的，该数字复分***由三个模块构成。第一模块用于对每一个支路数据进行复接，通过轮询的方式对每一个支路数据进行复接，复接后其顺序是：第一路的第一帧，第二路的第一帧，第三路的第一帧，第四路的第一帧，第一路的第二帧，第二路的第二帧，依次类推；第一帧依次取过之后，再循环取以后的各个帧；先对数据原有HDLC/SLIP帧进解帧处理，提取净荷后加入端口类型标签及端口号标签再进行HDLC封帧处理，然后再统一按HDLC帧复分接。从上一次调度实例起，遍历后面的每个实例；若所有实例已被遍历过一次，则将初始权重值设定为所有实例权重的最大公约数，并从头开始遍历；若初始权重值小于等于0，则将其重置为所有实例的最大权重值，直到遍历的实例的权重大于等于初始权重值时结束，此时实例为需调度的实例。
第二模块用于将异步的SLIP协议帧从新进行同步的HDLC帧封帧处理后使其变为HDLC帧结构数据，对HDLC帧结构数据进行按帧复接的业务复分接处理，以达到多业务复分接的目标；对其原始的SLIP协议帧进行解帧处理后再经过HDLC同步封帧处理后与E1口、K口等业务数据一起参与多业务复分接器的按帧复接传送；
第三模块用于完成数据的接入及链路层协议HDLC帧的解帧封帧，并完成多业务的数字复分接功能，将模拟语音信号经过转换成PCM话音码流后，经过定长的HDLC封帧处理后与E1口、K口等业务数据一起参与多业务复分接器的按帧复接传送；FPGA完成数据的接入及链路层协议HDLC帧的解帧封帧，并完成多业务的数字复分接功能；CPU完成HDLC帧到以太网帧的互相转换及***的配置管理功能；接口电路完成物理线路的适配以及数据同步、时钟恢复等功能，向FPGA提供有效的数据信号及同步时钟信号；最后向对外提供各种接口，与骨干网、移动网、末端子网相连，实现多种网络的融合。
第三模块由编码模块、转换模块、缓冲检测模块、复位模块构成。编码模块用于将数字信号进行编码；转换模块用于将电流信号转换为数字信号、同时传输至编码模块；缓冲检测模块用于检测电路信号转换过程中是否出现偏差；复位模块用于当转换信号出现错误时或者在编码解码工作时码数出现误差时进行更正并重新进行工作。
如图5所示，编码模块包括：收发器U1、收发器U2、电阻R1、电阻R2、电阻R3、电阻R4、光电耦合器E1、光电耦合器E2。
如图6所示，转换模块包括：数模转换器U3、二极管D1、二极管D2、电容C3、电容C4、放大器U4、电容C5、三极管Q1、电阻R5、电容C6、二极管D3、电阻R6、电容C7、变压器T1。
如图7所示，缓冲检测模块包括：二极管D4、二极管D5、二极管D6、二极管D7、电容C8、电容C9、电容C10、电容C11、电阻R7、电阻R8、电阻R9、三极管Q2、三极管Q3、三极管Q4。
如图8所示，复位模块包括：与非门F1、与非门F2、与非门F3、与非门F4、与非门F5、二极管D8、二极管D9、二极管D10、三极管Q5、电阻R10、电阻R11、电阻R12、电容C12、电容C13、电解电容C12，端口J1。
所述收发器U1的2号管脚与所述电阻R1的一端连接，所述收发器U1的3号管脚与所述电阻R1的另一端连接，所述收发器U1的1号管脚输出电源电压，所述收发器U1的4号管脚接地，所述收发器U1的5号管脚同时与所述电容C1的一端和所述光电耦合器E1的4号管脚连接；所述收发器U2的7号管脚与所述电阻R3的一端连接，所述收发器U2的6号管脚与所述电阻R3的另一端连接，所述收发器U2的8号管脚输出电源电压，所述收发器U1的5号管脚接地，所述收发器U1的4号管脚同时与所述电容C2的一端和所述光电耦合器E2的6号管脚连接；所述光电耦合器E1的6号管脚输入工作电压，所述光电耦合器E1的1号管脚与所述电阻R2的连接，所述光电耦合器E2的4号管脚接地，所述光电耦合器E2的1号管脚与所述电阻R4连接；所述电容C1的另一端与和所述电容C2的另一端连接且输入工作电压，所述收发器U1的6号管脚、7号管脚与所述收发器U2的2号管脚、3号管脚连接且输入芯片电压。
所述数模转换器U3的8号管脚输入工作电压，所述数模转换器U3的6号管脚接地，所述数模转换器U3的7号管脚与所述二极管D1的正极连接，所述二极管D1的负极同时与所述二极管D2的正极和所述电容C3的一端连接，所述二极管D2的负极同时与所述电容C4的一端和所述放大器U4的3号管脚连接，所述电容C3的另一端和所述电容C4的另一端连接且接地；所述放大器U4的4号管脚与1号管脚连接、并且同时与所述电容C5的一端、所述电阻R6的一端和所述电阻R5的一端连接，所述放大器U4的4该管脚接地，所述放大器U4的8号管脚输入工作电压；三极管Q1的基极与所述电容C5的另一端连接，所述三极管Q1的发射极同时与所述二极管D3的正极和所述电容C6的一端连接，所述电阻R5的另一端同时与所述电容C6的另一端和所述二极管D3的负极连接且接地，所述变压器T1的负极输出端与所述三极管Q1的集电极连接，所述变压器T1的正极输出端同时与所述电阻R6的另一端和所述电容C7的一端连接，所述电容C7的另一端接地。
所述二极管D4的正极接收信号，所述二极管D4的负极同时与所述电阻R7的一端、所述电容C10的一端和所述三极管Q3的基极连接，所述三极管Q3的发射极同时与所述电容C9的一端、所述电阻R9的一端和所述三极管Q4的发射极连接，所述电容C9的另一端与所述二极管D5的负极连接，所述二极管D5的正极同时与所述电阻R7的另一端和所述电容C8的一端连接，所述三极管Q3的集电极同时与所述三极管Q2的基极、所述三极管Q2的集电极、所述电容C8的另一端和所述二极管D7的正极连接且输出，所述三极管Q2的发射极同时与所述电容C11的一端、所述电阻R8的另一端和所述二极管D6的正极连接，所述三极管Q4的基极同时与所述电容C11的另一端和所述电阻R8的另一端连接，所述三极管Q4的集电极同时与所述二极管D7的负极和所述电容C10的另一端连接，所述二极管D6的负极与所述电阻R9的另一端连接且接地。
所述与非门F1的输出端与所述二极管D8的正极连接，所述二极管D8的负极同时与所述二极管D9的负极和所述电阻R10的一端连接，所述二极管D9的正极与所述与非门F2的输入端连接，所述与非门F2的输出端同时与所述与非门F3的输入端和所述与非门F4的输出端连接，所述三极管Q5的基极同时与所述电阻R10的另一端和所述电阻R11的一端连接，所述三极管Q5的发射极与所述电阻R11的另一端连接且接地，所述三极管Q5的集电极同时与所述电容C12的一端和所述电容C13的一端连接，所述电容C12的另一端接地且输入电源电压，所述与非门F4的输入端与所述与非门F5的输出端连接，所述与非门F5的输入端同时与所述电解电容C14的正极、所述二极管D10的正极和所述电阻R12的一端连接，所述电解电容C14的负极与所述接口J1的2号管脚连接且接地，所述电阻R12的另一端与所述二极管D10的负极连接且输入电源电压，所述端口J1的1号管脚接地。
基于上述***，本发明提出了一种数字复分方法，实现步骤如下：首先，通过轮询的方式对每一个支路数据进行复接；通过轮询的方式对每一个支路数据进行复接，复接后其顺序是：第一路的第一帧，第二路的第一帧，第三路的第一帧，第四路的第一帧，第一路的第二帧，第二路的第二帧，依次类推；第一帧依次取过之后，再循环取以后的各个帧；先对数据原有HDLC/SLIP帧进解帧处理，提取净荷后加入端口类型标签及端口号标签再进行HDLC封帧处理，然后再统一按HDLC帧复分接；
轮询周期定义为服务器按照门限服务规则依次对所有的数据帧完成轮询操作所花费的平均时间值：
Figure BDA0002293786240000101
式中，tm表示轮询操作的总时长，t0表示轮询操作的空闲时长，Nep表示轮询的周期总数；
从上一次调度实例起，遍历后面的每个实例；若所有实例已被遍历过一次，则将初始权重值设定为所有实例权重的最大公约数，并从头开始遍历；若初始权重值小于等于0，则将其重置为所有实例的最大权重值，直到遍历的实例的权重大于等于初始权重值时结束，此时实例为需调度的实例。
接着，将异步的SLIP协议帧从新进行同步的HDLC帧封帧处理后使其变为HDLC帧结构数据；对HDLC帧结构数据进行按帧复接的业务复分接处理，以达到多业务复分接的目标；对其原始的SLIP协议帧进行解帧处理后再经过HDLC同步封帧处理后与E1口、K口等业务数据一起参与多业务复分接器的按帧复接传送；
在帧***捕获帧同步码时会产生漏同步事件，计算该漏同步事件的概率：
Figure BDA0002293786240000102
式中，Pe表示帧定位码组每个码元发生错误的概率，n表示帧同步码的码元位数；
根据漏同步事件的概率Pl和帧频率Fs得出平均失步间隔时间：
Figure BDA0002293786240000103
式中，Ts表示帧周期，其余各符号含义同上。
最后，FPGA完成数据的接入及链路层协议HDLC帧的解帧封帧，并完成多业务的数字复分接功能。模拟语音信号经过转换成PCM话音码流后，经过定长的HDLC封帧处理后与E1口、K口等业务数据一起参与多业务复分接器的按帧复接传送；FPGA完成数据的接入及链路层协议HDLC帧的解帧封帧，并完成多业务的数字复分接功能；CPU完成HDLC帧到以太网帧的互相转换及***的配置管理功能；接口电路完成物理线路的适配以及数据同步、时钟恢复等功能，向FPGA提供有效的数据信号及同步时钟信号；最后向对外提供各种接口，与骨干网、移动网、末端子网相连，实现多种网络的融合。
当电源接通时，复接分接器与设备连接，信号通过收发器U1与收发器U2进行接收，电阻R1与电阻R2进行收发器发送接收的平稳，光电耦合E1与光电耦合器E2进行信号转换，电阻R2与电阻R2稳定电压，同时电容C1与电容C2保护收发器的输出信号以及模块安全；当信号进入转换模块，通过数模转换器U3接收，同时二极管D1配合电容C3与二极管D2配合电容C5进行二次保护，同时放大器U4与电容C5配合三极管Q1进行信号放大，变压器主要稳定电路中的电压，同时接通电源时，配合电容C7进行保护接地，配合电阻C6进行保护输入，同时二极管D3与电容C6进行信号转换输出，电阻R5增大阻值，进行保护输出；当信号数据进行编码解码工作时，缓冲监测模块进行实时监测，当时通过二极管D4进入监测，低于工作电平时，三极管Q3饱和，二极管D5配和电容C9使得三极管Q3在工作范围内，同时电阻R7进行计算，保证基准电压，与此三极管Q4配合电阻R8与电容C11进行运算放大，二极管D6与电阻R9进行保护接地，当三极管Q2的集电极因三极管Q4的基极得到缓冲，同时进行将监测信号输出，而电容C10进行不稳定信号输出；当存在不稳定信号或者同步时钟不准确时，信号进入复位模块，通过与非门F1进行输入以及输出，同时二极管进行分向输出，当较小偏差时，进行三极管Q5配合电容C12与电容C13进行放大调整同时输出，较大偏差时，靖哥哥与非门F2与与非门F4喝与非门F5组成的双运算放大，同时通过F3进行反向输出，电阻R12与二极管D10保护输入电压，端口J1通过电解电容C14进行复位连接。
如上所述，尽管参照特定的优选实施例已经表示和表述了本发明，但其不得解释为对本发明自身的限制。在不脱离所附权利要求定义的本发明的精神和范围前提下，可对其在形式上和细节上做出各种变化。

Claims (10)

1.一种基于FPGA的数字复分方法，其特征是包括以下步骤：
步骤1、通过轮询的方式对每一个支路数据进行复接；
步骤2、将异步的SLIP协议帧从新进行同步的HDLC帧封帧处理后使其变为HDLC帧结构数据；
步骤3、FPGA完成数据的接入及链路层协议HDLC帧的解帧封帧，并完成多业务的数字复分接功能。
2.根据权利要求1所述的一种基于FPGA的数字复分方法，其特征在于，所述步骤1进一步包括：
通过轮询的方式对每一个支路数据进行复接，复接后其顺序是：第一路的第一帧，第二路的第一帧，第三路的第一帧，第四路的第一帧，第一路的第二帧，第二路的第二帧，依次类推；第一帧依次取过之后，再循环取以后的各个帧；先对数据原有HDLC/SLIP帧进解帧处理，提取净荷后加入端口类型标签及端口号标签再进行HDLC封帧处理，然后再统一按HDLC帧复分接；
轮询周期定义为服务器按照门限服务规则依次对所有的数据帧完成轮询操作所花费的平均时间值：
Figure FDA0002293786230000011
式中，tm表示轮询操作的总时长，t0表示轮询操作的空闲时长，Nep表示轮询的周期总数；
从上一次调度实例起，遍历后面的每个实例；若所有实例已被遍历过一次，则将初始权重值设定为所有实例权重的最大公约数，并从头开始遍历；若初始权重值小于等于0，则将其重置为所有实例的最大权重值，直到遍历的实例的权重大于等于初始权重值时结束，此时实例为需调度的实例。
3.根据权利要求2所述的一种基于FPGA的数字复分方法，其特征在于，所述步骤2进一步包括：
对HDLC帧结构数据进行按帧复接的业务复分接处理，以达到多业务复分接的目标；对其原始的SLIP协议帧进行解帧处理后再经过HDLC同步封帧处理后与E1口、K口等业务数据一起参与多业务复分接器的按帧复接传送；
在帧***捕获帧同步码时会产生漏同步事件，计算该漏同步事件的概率：
Figure FDA0002293786230000021
式中，Pe表示帧定位码组每个码元发生错误的概率，n表示帧同步码的码元位数；
根据漏同步事件的概率Pl和帧频率Fs得出平均失步间隔时间：
Figure FDA0002293786230000022
式中，Ts表示帧周期，其余各符号含义同上。
4.根据权利要求1所述的一种基于FPGA的数字复分方法，其特征在于，所述步骤3进一步包括：
模拟语音信号经过转换成PCM话音码流后，经过定长的HDLC封帧处理后与E1口、K口等业务数据一起参与多业务复分接器的按帧复接传送；FPGA完成数据的接入及链路层协议HDLC帧的解帧封帧，并完成多业务的数字复分接功能；CPU完成HDLC帧到以太网帧的互相转换及***的配置管理功能；接口电路完成物理线路的适配以及数据同步、时钟恢复等功能，向FPGA提供有效的数据信号及同步时钟信号；最后向对外提供各种接口，与骨干网、移动网、末端子网相连，实现多种网络的融合。
5.根据权利要求1所述的一种基于FPGA的数字复分方法，其特征在于，包括以下模块：
用于对每一个支路数据进行复接的第一模块；
用于将异步的SLIP协议帧从新进行同步的HDLC帧封帧处理后使其变为HDLC帧结构数据的第二模块；
用于完成数据的接入及链路层协议HDLC帧的解帧封帧，并完成多业务的数字复分接功能的第三模块。
6.根据权利要求5所述的一种基于FPGA的数字复分方法，其特征在于：
所述第一模块进一步通过轮询的方式对每一个支路数据进行复接，复接后其顺序是：第一路的第一帧，第二路的第一帧，第三路的第一帧，第四路的第一帧，第一路的第二帧，第二路的第二帧，依次类推；第一帧依次取过之后，再循环取以后的各个帧；先对数据原有HDLC/SLIP帧进解帧处理，提取净荷后加入端口类型标签及端口号标签再进行HDLC封帧处理，然后再统一按HDLC帧复分接；
轮询周期定义为服务器按照门限服务规则依次对所有的数据帧完成轮询操作所花费的平均时间值：
Figure FDA0002293786230000031
式中，tm表示轮询操作的总时长，t0表示轮询操作的空闲时长，Nep表示轮询的周期总数；
从上一次调度实例起，遍历后面的每个实例；若所有实例已被遍历过一次，则将初始权重值设定为所有实例权重的最大公约数，并从头开始遍历；若初始权重值小于等于0，则将其重置为所有实例的最大权重值，直到遍历的实例的权重大于等于初始权重值时结束，此时实例为需调度的实例；
所述第二模块进一步对HDLC帧结构数据进行按帧复接的业务复分接处理，以达到多业务复分接的目标；对其原始的SLIP协议帧进行解帧处理后再经过HDLC同步封帧处理后与E1口、K口等业务数据一起参与多业务复分接器的按帧复接传送；
在帧***捕获帧同步码时会产生漏同步事件，计算该漏同步事件的概率：
Figure FDA0002293786230000032
式中，Pe表示帧定位码组每个码元发生错误的概率，n表示帧同步码的码元位数；
根据漏同步事件的概率Pl和帧频率Fs得出平均失步间隔时间：
Figure FDA0002293786230000033
式中，Ts表示帧周期，其余各符号含义同上；
所述第三模块进一步将模拟语音信号经过转换成PCM话音码流后，经过定长的HDLC封帧处理后与E1口、K口等业务数据一起参与多业务复分接器的按帧复接传送；FPGA完成数据的接入及链路层协议HDLC帧的解帧封帧，并完成多业务的数字复分接功能；CPU完成HDLC帧到以太网帧的互相转换及***的配置管理功能；接口电路完成物理线路的适配以及数据同步、时钟恢复等功能，向FPGA提供有效的数据信号及同步时钟信号；最后向对外提供各种接口，与骨干网、移动网、末端子网相连，实现多种网络的融合。
7.根据权利要求6所述的一种基于FPGA的数字复分方法，其特征在于：所述第三模块进一步包括用于将数字信号进行编码的编码模块；用于将电流信号转换为数字信号、同时传输至编码模块的转换模块；用于检测电路信号转换过程中是否出现偏差的缓冲检测模块；以及用于当转换信号出现错误时或者在编码解码工作时码数出现误差时进行更正并重新进行工作的复位模块。
8.根据权利要求7所述的一种基于FPGA的数字复分方法，其特征在于：
所述编码模块进一步包括收发器U1、收发器U2、电阻R1、电阻R2、电阻R3、电阻R4、光电耦合器E1、光电耦合器E2；所述收发器U1的2号管脚与所述电阻R1的一端连接，所述收发器U1的3号管脚与所述电阻R1的另一端连接，所述收发器U1的1号管脚输出电源电压，所述收发器U1的4号管脚接地，所述收发器U1的5号管脚同时与电容C1的一端和所述光电耦合器E1的4号管脚连接；所述收发器U2的7号管脚与所述电阻R3的一端连接，所述收发器U2的6号管脚与所述电阻R3的另一端连接，所述收发器U2的8号管脚输出电源电压，所述收发器U1的5号管脚接地，所述收发器U1的4号管脚同时与所述电容C2的一端和所述光电耦合器E2的6号管脚连接；所述光电耦合器E1的6号管脚输入工作电压，所述光电耦合器E1的1号管脚与所述电阻R2的连接，所述光电耦合器E2的4号管脚接地，所述光电耦合器E2的1号管脚与所述电阻R4连接；所述电容C1的另一端与和所述电容C2的另一端连接且输入工作电压，所述收发器U1的6号管脚、7号管脚与所述收发器U2的2号管脚、3号管脚连接且输入芯片电压。
9.根据权利要求7所述的一种基于FPGA的数字复分方法，其特征在于：
所述转换模块进一步包括数模转换器U3、二极管D1、二极管D2、电容C3、电容C4、放大器U4、电容C5、三极管Q1、电阻R5、电容C6、二极管D3、电阻R6、电容C7、变压器T1；所述数模转换器U3的8号管脚输入工作电压，所述数模转换器U3的6号管脚接地，所述数模转换器U3的7号管脚与所述二极管D1的正极连接，所述二极管D1的负极同时与所述二极管D2的正极和所述电容C3的一端连接，所述二极管D2的负极同时与所述电容C4的一端和所述放大器U4的3号管脚连接，所述电容C3的另一端和所述电容C4的另一端连接且接地；所述放大器U4的4号管脚与1号管脚连接、并且同时与所述电容C5的一端、所述电阻R6的一端和所述电阻R5的一端连接，所述放大器U4的4该管脚接地，所述放大器U4的8号管脚输入工作电压；三极管Q1的基极与所述电容C5的另一端连接，所述三极管Q1的发射极同时与所述二极管D3的正极和所述电容C6的一端连接，所述电阻R5的另一端同时与所述电容C6的另一端和所述二极管D3的负极连接且接地，所述变压器T1的负极输出端与所述三极管Q1的集电极连接，所述变压器T1的正极输出端同时与所述电阻R6的另一端和所述电容C7的一端连接，所述电容C7的另一端接地。
10.根据权利要求7所述的一种基于FPGA的数字复分方法，其特征在于：
所述缓冲检测模块进一步包括二极管D4、二极管D5、二极管D6、二极管D7、电容C8、电容C9、电容C10、电容C11、电阻R7、电阻R8、电阻R9、三极管Q2、三极管Q3、三极管Q4；其中所述二极管D4的正极接收信号，所述二极管D4的负极同时与所述电阻R7的一端、所述电容C10的一端和所述三极管Q3的基极连接，所述三极管Q3的发射极同时与所述电容C9的一端、所述电阻R9的一端和所述三极管Q4的发射极连接，所述电容C9的另一端与所述二极管D5的负极连接，所述二极管D5的正极同时与所述电阻R7的另一端和所述电容C8的一端连接，所述三极管Q3的集电极同时与所述三极管Q2的基极、所述三极管Q2的集电极、所述电容C8的另一端和所述二极管D7的正极连接且输出，所述三极管Q2的发射极同时与所述电容C11的一端、所述电阻R8的另一端和所述二极管D6的正极连接，所述三极管Q4的基极同时与所述电容C11的另一端和所述电阻R8的另一端连接，所述三极管Q4的集电极同时与所述二极管D7的负极和所述电容C10的另一端连接，所述二极管D6的负极与所述电阻R9的另一端连接且接地；
所述复位模块进一步包括与非门F1、与非门F2、与非门F3、与非门F4、与非门F5、二极管D8、二极管D9、二极管D10、三极管Q5、电阻R10、电阻R11、电阻R12、电容C12、电容C13、电解电容C12，端口J1；所述与非门F1的输出端与所述二极管D8的正极连接，所述二极管D8的负极同时与所述二极管D9的负极和所述电阻R10的一端连接，所述二极管D9的正极与所述与非门F2的输入端连接，所述与非门F2的输出端同时与所述与非门F3的输入端和所述与非门F4的输出端连接，所述三极管Q5的基极同时与所述电阻R10的另一端和所述电阻R11的一端连接，所述三极管Q5的发射极与所述电阻R11的另一端连接且接地，所述三极管Q5的集电极同时与所述电容C12的一端和所述电容C13的一端连接，所述电容C12的另一端接地且输入电源电压，所述与非门F4的输入端与所述与非门F5的输出端连接，所述与非门F5的输入端同时与所述电解电容C14的正极、所述二极管D10的正极和所述电阻R12的一端连接，所述电解电容C14的负极与接口J1的2号管脚连接且接地，所述电阻R12的另一端与所述二极管D10的负极连接且输入电源电压，所述端口J1的1号管脚接地。
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