CN110896026A - 沟槽型mosfet结构及其制造方法 - Google Patents

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Abstract

公开了一种制造沟槽MOSFET的方法。包括：在半导体基底中形成从上表面延伸至其内部的沟槽；形成覆盖所述沟槽的侧壁、所述沟槽的底部以及所述半导体基底的上表面的第一绝缘层；在所述沟槽中形成覆盖所述沟槽的底部和下部侧壁的屏蔽导体，所述第一绝缘层将所述屏蔽导体与所述半导体基底隔开；形成覆盖所述屏蔽导体顶部的第二绝缘层，所述第一绝缘层和所述第二绝缘层共形形成介质层；去除位于所述半导体基底的上表面的介质层和位于所述沟槽上部侧壁的介质层，使得保留的所述介质层的上表面高于所述屏蔽导体的上表面。本发明简化现有技术中形成沟槽MOSFET的工艺步骤，从而降低生产成本。

Description

沟槽型MOSFET结构及其制造方法
技术领域
本发明涉及半导体技术，更具体地，涉及一种沟槽型MOSFET结构 以及一种制造沟槽MOSFET的方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)作为功率半导体器件 已经得到了广泛的应用，例如在功率变换器中作为开关。
在过去，半导体工业使用各种不同的器件结构和方法来形成 MOSFET，其中，屏蔽栅极沟槽MOSFET相对于传统的MOSFET的优 势在于，具有帮助降低晶体管的栅到漏电容的屏蔽导体，减小了栅极- 漏极电容，并提高了晶体管的截止电压。而栅极电极和屏蔽电极之间通 过介电层而彼此绝缘，该介电层还称作极间电介质或IED。IED必须具 有足够的质量和厚度来支持可能存在于屏蔽电极和栅极电极之前的电势 差。此外，屏蔽电极和IED层之间的接口处和IED层中的接口阱电荷和 介电阱电荷与用于形成IED层的方法主要相关。
现有技术中，确保足够强度和足够可靠的高质量IED以提供需要的 电学特性，在形成栅极电极和屏蔽电极之间的IED层的工艺都很繁琐， 操作复杂，并且生产成本高。因此，需要一种用于形成屏蔽栅极沟槽 MOSFET的方法来满足对高质量IED的需求，在降低生产成本的前提下， 确保屏蔽栅极沟槽MOSFET的性能。
发明内容
有鉴于此，本发明的目的在于提供一种制造沟槽MOSFET的方法， 简化现有技术中形成沟槽MOSFET的工艺步骤，从而降低生产成本。
根据本发明的第一方面，提供一种制造沟槽MOSFET的方法，包括： 在半导体基底中形成从上表面延伸至其内部的沟槽；形成覆盖所述沟槽 的侧壁、所述沟槽的底部以及所述半导体基底的上表面的第一绝缘层； 在所述沟槽中形成覆盖所述沟槽的底部和下部侧壁的屏蔽导体，所述第 一绝缘层将所述屏蔽导体与所述半导体基底隔开；形成覆盖所述屏蔽导 体顶部的第二绝缘层，所述第一绝缘层将所述第二绝缘层与所述半导体 基底隔开，所述第一绝缘层和所述第二绝缘层共形形成介质层；去除位 于所述半导体基底的上表面的介质层和位于所述沟槽上部侧壁的介质层， 使得保留的所述介质层的上表面高于所述屏蔽导体的上表面；在所述沟 槽的上部形成栅介质层和栅极导体，所述栅介质层位于所述沟槽的上部 侧壁，且将所述栅极导体与所述半导体基底隔开；形成体区、源区以及 漏极电极。
优选地，去除所述半导体基底的上表面的介质层和位于所述沟槽上 部侧壁的介质层的步骤包括：在所述沟槽的上部填充硬掩膜；采用所述 硬掩膜，刻蚀去除位于所述沟槽上部侧壁以及所述半导体基底的上表面 的介质层；以及去除所述硬掩膜，其中，保留的所述介质层位于所述屏 蔽导体上的部分为极间电介质，以屏蔽所述栅极导体与所述屏蔽导体。
优选地，所述填充所述硬掩膜的步骤包括：沉积硬掩膜，所述硬掩 膜包括位于所述沟槽内的第一部分和位于所述半导体基底上表面上的第 二部分；采用回刻蚀或化学机械平面化去除所述硬掩膜的第二部分，以 暴露所述介质层的顶端。
优选地，在去除所述硬掩膜的步骤之后还包括采用酸性溶液去除部 分所述极间电介质，使得所述极间电介质的上表面光滑。
优选地，所述硬掩膜为与所述介质层有高选择比的物质。
优选地，所述硬掩膜为光刻胶，硅或多晶硅中的一种。
优选地，所述第二绝缘层为采用热氧化形成的氧化层。
优选地，所述回刻蚀为干法刻蚀。
优选地，所述第一绝缘层为采用热氧化或低压化学气相沉积形成的 氧化层。
优选地，所述栅介质层为采用热氧化形成的氧化层。
优选地，所述屏蔽导体和所述栅极导体分别为采用低压化学气相沉 积形成的多晶硅层。
优选地，所述体区在所述半导体基底邻近所述沟槽的上部区域中形 成，为第二掺杂类型，其中所述第二掺杂类型与所述第一掺杂类型相反； 所述源区在所述体区中形成，为所述第一掺杂类型；所述漏极电极在所 述半导体衬底的第二表面形成，所述第二表面与所述上表面彼此相对。
优选地，在形成所述源区之后，还包括：在所述源区上方形成层间 介质层；在层间介质层上方形成源极电极。
优选地，在形成所述源极电极之前，还包括：在所述体区中形成第 二掺杂类型的体接触区；穿透所述层间介质层以及源区到达所述体接触 区的导电通道，所述源极电极经由所述导电通道连接至所述体接触区。
优选地，所述半导体基底包括半导体衬底和位于所述半导体衬底上 的外延半导体层，其中，所述沟槽位于所述外延半导体层中。
优选地，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型 为N型和P型中另一个。
根据本发明的第二方面，提供一种根据上述方法形成的沟槽型 MOSFET结构。
根据本发明的实施例的制造沟槽MOSFET的方法在形成第二绝缘 层的步骤中，并未刻蚀去除沟槽上部侧壁的第一绝缘层，而是直接在形 成屏蔽导体的工艺步骤后，在屏蔽导体的顶部通过热氧化工艺形成第二 绝缘层，所述第一绝缘层与所述第二绝缘层共形形成介质层，然后再利 用填充在第二绝缘层上的硬掩膜对所述沟槽上部的介质层进行刻蚀，使 得保留的介质层的上表面高于所述屏蔽导体的高度，最后去除所述硬掩 膜。该方法的工艺步骤简单，不仅能够提高生产效率，提高产品良率， 而且能够大大减少制作成本。此外，在热氧生长第二绝缘层的过程中， 因为有第一绝缘层的存在，并不会消耗外延半导体层中的硅(消耗较少， 可以忽略)而使得沟槽的宽度变大。另外通过热氧化形成的第二绝缘层 的厚度具有均一性和稳定性等优点，从而有足够的质量和厚度来支持可 能存在于屏蔽导体和栅极代替之前的电势差。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他 目的、特征和优点将更为清楚，在附图中：
图1示出根据本发明的实施例的沟槽MOSFET的截面图；以及
图2a至图2h示出根据本发明的实施例的制造沟槽MOSFET的方法 的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件 采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按 比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在 一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另 一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个 区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。 并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下 面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采 用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请 中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非 A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中 形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横 向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、 尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技 术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技 术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、 InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体可以由能够 导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺 杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、 TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、 Ru、W、和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常 数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、 铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知 的材料形成，也可以采用将来开发的用于栅极电介质的材料。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出根据本发明的实施例的沟槽MOSFET的截面图。
在本申请中，半导体基底包括半导体衬底101和位于其上的外延半 导体层111，所述半导体衬底101例如由硅组成，并且是第一掺杂类型 的。第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P 型中的另一种。为了形成N型外延半导体层或区域，可以在外延半导体 层和区域中注入N型掺杂剂(例如P、As)。为了形成P型外延半导体 层或区域，可以在外延半导体层和区域中掺入P型掺杂剂(例如B)。在 一个示例中，半导体衬底101是N型掺杂。
第一掺杂类型的外延半导体层111位于半导体衬底101与漏极电极 124相对的表面上(即，半导体衬底101的第一表面上)。外延半导体层 111例如由硅组成。外延半导体层111相对于半导体衬底101是轻掺杂 层。通过减薄技术减薄半导体衬底的第二表面，并在所述第二表面上形 成漏极电极124。在一些实施例中，在所述半导体衬底101和外延半导 体层111之间还设置有缓冲层，所述缓冲层的掺杂类型与半导体衬底相 同，为了减小因为衬底的缺陷导致半导体衬底与外延半导体层界面不稳 定。
沟槽从外延半导体层111的上表面延伸进入其内部，沟槽终止于外 延半导体层111中。在沟槽内的下部形成第一绝缘层113和屏蔽导体114， 第一绝缘层113位于沟槽的下部侧壁和底部，并且，第一绝缘层113将 屏蔽导体114与外延半导体层111隔开。在屏蔽导体114的顶部形成第 二绝缘层115，所述第二绝缘层115与所述第一绝缘层113共形形成介 质层，所述第二绝缘层115两侧被所述第一绝缘层113包围，即第一绝 缘层将第二绝缘层与所述外延半导体层隔开，其中，位于所述屏蔽导体114上的介质层被配置为极间电介质。在沟槽的上部形成栅介质层117 和栅极导体118，栅介质层117位于沟槽的上部侧壁，且将栅极导体118 与外延半导体层111隔开。所述极间电介质将屏蔽导体114以及栅极导 体118隔开。其中，第一绝缘层113可以由氧化物或者氮化物组成，例 如，氧化硅或者氮化硅；第二绝缘层115由氧化物组成，例如，氧化硅； 屏蔽导体114和栅极导体118可以由多晶硅组成。
在外延半导体层111邻近沟槽的上部区域中形成第二掺杂类型的体 区119，其中，所述体区119的结深深度不超过所述栅极导体118在沟 槽中的深度；在体区119中形成第一掺杂类型的源区121；以及在体区 119中形成第二掺杂类型的体接触区120。其中第二掺杂类型与第一掺杂 类型相反，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为 N型和P型中的另一个。在形成源区121之后，在源区121和栅极导体 118上方形成层间介质层122，同时在紧邻源区121处形成穿透层间介质 层122以及源区121到达体接触区120的导电通道，在层间介质层122 上方形成源极电极123，源极电极经由导电通道连接至体接触区120。其 中，层间介质层122可以是具有一定厚度的氧化物层，例如，氧化硅。
图2a至图2h描述根据本发明的制造沟槽MOSFET的方法的各个阶 段。
如图2a所示，在半导体基底中形成从表面延伸至其内部的沟槽。具 体地，在本申请中，所述半导体基底包括半导体衬底101和位于所述半 导体衬底101上的外延半导体层111；在所述外延半导体层111上形成 氧化物层。然后，在氧化物层上形成光致抗蚀剂层，然后进行刻蚀。该 刻蚀可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、 激光烧蚀，或者通过使用刻蚀溶液的选择型的湿法刻蚀，从光致抗蚀剂 掩膜中的开口向下刻蚀，在氧化物层中形成开口，从而将氧化物层图案 化成第一硬掩膜。由于刻蚀的选择，该刻蚀可以停止在外延半导体层111 的表面。在形成第一硬掩膜之后，通过在溶剂中的溶解或灰化去除光致 抗蚀剂层。
采用所述第一硬掩膜，通过上述已知的刻蚀工艺，进一步刻蚀外延 半导体层111，进一步在外延半导体层111中形成沟槽112。该沟槽从外 延半导体层111的上表面延伸进入外延半导体层111中。例如控制刻蚀 的时间，可以控制沟槽的深度。在图2a所示中，沟槽终止于外延半导体 层111中。在形成沟槽之后，可以通过选择性的刻蚀剂，相对于外延半 导体层去除所述第一硬掩膜。
随后，在图2b所示中，通过热氧化或化学气相沉积的方式，在沟槽 的内部以及外延半导体层111的上表面形成第一绝缘层113，即所述第 一绝缘层113覆盖所述沟槽的底部，侧壁，以及所述外延半导体层的上 表面；第一绝缘层113可以由氧化物或者氮化物组成，例如，氧化硅或 者氮化硅。
随后，在图2c所示中，通过低压化学气相沉积的方式，在沟槽的内 部以及外延半导体层111的上表面形成屏蔽导体。第一绝缘层113将屏 蔽导体与外延半导体层111隔开。
首先对屏蔽导体进行化学机械研磨，然后采用相对于第一绝缘层 113选择性的回刻蚀屏蔽导体，使得外延半导体层111上表面以及沟槽 上部的屏蔽导体去除，剩余的屏蔽导体部分为图2c中的屏蔽导体114。 该回刻蚀可采用干法刻蚀，所述屏蔽导体114可以由多晶硅组成。
随后，在图2d所示中，采用热氧化的方式，在所述屏蔽导体的顶部 形成第二绝缘层115，所述第二绝缘层的两侧被所述第一绝缘层113包 围，即所述第一绝缘层113将第二绝缘层115与外延半导体层111隔开。 所述第一绝缘层113和所述第二绝缘层115共形形成介质层。所述第二 绝缘层为氧化物，例如氧化硅。其中热氧化技术一般为硅与含有氧化物质的气体，例如水汽和氧气在高温下进行化学反应，而在硅片表面产生 一层致密的二氧化硅(SiO2)薄膜，是硅平面技术中一项重要的工艺。
随后，在图2e所示中，在所述第二绝缘层上填充第二硬掩膜116， 具体地，填充的所述第二硬掩膜包括位于沟槽的第一部分和位于外延半 导体层上表面的第二部分，采用回刻蚀或化学机械平面化去除所述第二 硬掩膜的第二部分，使得介质层的顶端暴露，如图2e中所示。所述第一 绝缘层(介质层)将所述硬掩膜116与外延半导体层111隔开。所述硬掩膜116为和第二绝缘层(介质层)有高选择比的物质，例如，光刻胶， 硅，多晶半导体等。
随后，在图2f所示中，相对于所述第二硬掩膜116选择性的刻蚀所 述介质层，去除位于外延半导体层111的上表面以及沟槽上部的所述介 质层，使得保留的所述介质层的上表面高于所述屏蔽导体114的顶部。
随后，在图2g所示中，去除所述第二硬掩膜116，所述第二硬掩膜 的去除方法根据选择的第二硬掩膜材料决定，例如，第二硬掩膜为光刻 胶，可采用等离子去胶机去除；第二硬掩膜为硅材料或多晶半导体材料， 可以采用回刻蚀的方式进行去除。在去除所述第二硬掩膜后，采用酸性 溶液通过喷射或浸泡的方式稍微去除少量所述介质层，使得所述介质层的上表面更加光滑。所述酸性溶液可以选择氢氟酸(HF)，或被氟化铵 缓冲的氢氟酸。其中，保留的所述介质层位于所述屏蔽导体上的部分被 配置为极间电介质。
随后，在图2h所示中，采用热氧化技术，形成位于沟槽上部的侧壁 的氧化层，为栅极介质层117，使得沟槽侧壁被所形成的栅极介质层117 覆盖。其中热氧化技术一般为硅与含有氧化物质的气体，例如水汽和氧 气在高温下进行化学反应，而在硅片表面产生一层致密的二氧化硅(SiO2) 薄膜，是硅平面技术中一项重要的工艺。
进一步地，采用低压化学气相沉积的方式，在覆盖有栅极介质层117 的沟槽中填充多晶硅，形成栅极导体118，栅极导体118包括位于沟槽 的第一部分和位于上表面上的第二部分。然后采用回刻蚀或化学机械平 面化，去除栅极导***于外延半导体层上表面的第一部分，使得栅极导 体118的上端终止于沟槽的开口处。可选择地，采用相对于外延半导体层111选择性去除形成栅极导体118的导体层，回刻蚀该导体层，使得 在沟槽中的栅极导体118位于外延半导体层上表面处。所述极间电介质 使得屏蔽导体114以及栅极导体118彼此绝缘，并且极间电介质具有一 定的质量和厚度支持可能存在于屏蔽导体114以及栅极导体118之间的 电势差，例如，所述极间电介质的厚度范围可选择
Figure BDA0002284994370000081
随后，在图1所示中，采用常规的体注入和驱入技术，进行第一次 离子注入，形成在外延半导体层111邻近沟槽的上部区域中的第二掺杂 类型的体区119。进一步地，进行第二次离子注入，在体区1119中形成 第一掺杂类型的源区121。第二类掺杂类型的体区119与第一类掺杂类 型的外延半导体层111类型相反。通过控制离子注入的参数，例如注入 能量和剂量，可以达到所需要的深度和获得所需的掺杂浓度，所述体区 119的深度不超过所述栅极导体118在沟槽中的延伸深度。采用附加的 光致抗蚀剂掩模，可以控制体区111和源区113的横向延伸区域。优选 地，体区119和源区121分别与沟槽相邻接，由栅极介质117与栅极导 体118之间隔开。
随后，通过上述已知的沉积工艺，形成位于源区121上方的层间介 质层122，并且如果需要，进一步进行化学机械平面化，以获得平整的 表面。层间介质层122覆盖源区121和栅极导体118的顶部表面，所述 栅氧化层位于所述外延半导体层上表面的部分可以选择在形成源区后以 刻蚀的方式去除，也可以选择不去除，与所述层间介质层122共形，位 于所述源区121的上方。通过上述已知的刻蚀工艺及离子注入工艺，在 体区119中形成第二掺杂类型的体接触区120，通过上述已知的刻蚀工 艺，形成穿透层间介质层122以及源区121到达体接触区120的导电通 道，以及在层间介质层114上方形成源极电极123，源极电极123经由 导电通道连接至体接触区120。
随后，通过上述已知的沉积工艺，在通过减薄技术减薄的半导体衬 底101的第二表面上形成漏极电极124。
上述实施例中，源极电极123、栅极导体118、屏蔽导体114、以及 漏极电极124可以分别由导电材料形成，包括诸如铝合金或铜之类的金 属材料。
根据本发明的实施例的制造沟槽MOSFET的方法在形成第二绝缘 层115的步骤中，并未刻蚀去除沟槽上部侧壁的第一绝缘层113，而是 直接在形成屏蔽导体的工艺步骤后，在屏蔽导体的顶部通过热氧化工艺 形成第二绝缘层115，所述第一绝缘层与所述第二绝缘层共形形成介质 层，然后再利用填充在第二绝缘层上的硬掩膜对所述沟槽上部的介质层进行刻蚀，使得保留的介质层的上表面高于所述屏蔽导体的高度，最后 去除所述硬掩膜。该方法的工艺步骤简单，不仅能够提高生产效率，提 高产品良率，而且能够大大减少制作成本。此外，在热氧生长第二绝缘 层的过程中，因为有第一绝缘层的存在，并不会消耗外延半导体层中的 硅(消耗较少，可以忽略)，使得沟槽的宽度变大。另外通过热氧化形成 的第二绝缘层的厚度具有均一性和稳定性等优点，从而有足够的质量和 厚度来支持可能存在于屏蔽导体和栅极代替之前的电势差。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅 用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求 或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且， 术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从 而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素， 而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、 物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一 个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者 设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有 的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述， 可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了 更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能 很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要 求书及其全部范围和等效物的限制。

Claims (17)

1.一种制造沟槽MOSFET的方法，包括：
在半导体基底中形成从上表面延伸至其内部的沟槽；
形成覆盖所述沟槽的侧壁、所述沟槽的底部以及所述半导体基底的上表面的第一绝缘层；
在所述沟槽中形成覆盖所述沟槽的底部和下部侧壁的屏蔽导体，所述第一绝缘层将所述屏蔽导体与所述半导体基底隔开；
形成覆盖所述屏蔽导体顶部的第二绝缘层，所述第一绝缘层将所述第二绝缘层与所述半导体基底隔开，所述第一绝缘层和所述第二绝缘层共形形成介质层；
去除位于所述半导体基底的上表面的介质层和位于所述沟槽上部侧壁的介质层，使得保留的所述介质层的上表面高于所述屏蔽导体的上表面；
在所述沟槽的上部形成栅介质层和栅极导体，所述栅介质层位于所述沟槽的上部侧壁，且将所述栅极导体与所述半导体基底隔开；
形成体区、源区以及漏极电极。
2.根据权利要求1所述的方法，其中，去除所述半导体基底的上表面的介质层和位于所述沟槽上部侧壁的介质层的步骤包括：
在所述沟槽的上部填充硬掩膜，
采用所述硬掩膜，刻蚀去除位于所述沟槽上部侧壁以及所述半导体基底的上表面的介质层；以及
去除所述硬掩膜，
其中，保留的所述介质层位于所述屏蔽导体上的部分为极间电介质，以屏蔽所述栅极导体与所述屏蔽导体。
3.根据权利要求2所述的方法，其中，所述填充所述硬掩膜的步骤包括：
沉积硬掩膜，所述硬掩膜包括位于所述沟槽内的第一部分和位于所述半导体基底上表面上的第二部分；
采用回刻蚀或化学机械平面化去除所述硬掩膜的第二部分，以暴露所述介质层的顶端。
4.根据权利要求2所述的方法，其中，在去除所述硬掩膜的步骤之后还包括采用酸性溶液去除部分所述极间电介质，使得所述极间电介质的上表面光滑。
5.根据权利要求2所述的方法，其中，所述硬掩膜为与所述介质层有高选择比的物质。
6.根据权利要求2所述的方法，其中，所述硬掩膜为光刻胶，硅或多晶硅中的一种。
7.根据权利要求1所述的方法，其中，所述第二绝缘层为采用热氧化形成的氧化层。
8.根据权利要求3所述的方法，其中，所述回刻蚀为干法刻蚀。
9.根据权利要求1所述的方法，其中，所述第一绝缘层为采用热氧化或低压化学气相沉积形成的氧化层。
10.根据权利要求1所述的方法，其中，所述栅介质层为采用热氧化形成的氧化层。
11.根据权利要求1所述的方法，其中，所述屏蔽导体和所述栅极导体分别为采用低压化学气相沉积形成的多晶硅层。
12.根据权利要求1所述的方法，其中，
所述体区在所述半导体基底邻近所述沟槽的上部区域中形成，为第二掺杂类型，其中所述第二掺杂类型与所述第一掺杂类型相反；
所述源区在所述体区中形成，为所述第一掺杂类型；
所述漏极电极在所述半导体衬底的第二表面形成，所述第二表面与所述上表面彼此相对。
13.根据权利要求12所述的方法，在形成所述源区之后，还包括：
在所述源区上方形成层间介质层；
在层间介质层上方形成源极电极。
14.根据权利要求13所述的方法，在形成所述源极电极之前，还包括：
在所述体区中形成第二掺杂类型的体接触区；
穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极经由所述导电通道连接至所述体接触区。
15.根据权利要求1所述的方法，所述半导体基底包括半导体衬底和位于所述半导体衬底上的外延半导体层，其中，所述沟槽位于所述外延半导体层中。
16.根据权利要求1至15中任一项所述的方法，其中，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中另一个。
17.一种根据权利要求1所述的方法形成的沟槽型MOSFET结构。
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Address after: Room 232, building 3, No. 1500, Wenyi West Road, Cangqian street, Yuhang District, Hangzhou City, Zhejiang Province

Applicant after: Hangzhou chuangqin Sensor Technology Co.,Ltd.

Address before: 310051 No. 6 Lianhui Street, Xixing Street, Binjiang District, Hangzhou City, Zhejiang Province

Applicant before: SILERGY SEMICONDUCTOR TECHNOLOGY (HANGZHOU) Co.,Ltd.

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Effective date of registration: 20211216

Address after: 310051 1-1201, No. 6, Lianhui street, Xixing street, Binjiang District, Hangzhou City, Zhejiang Province

Applicant after: Hangzhou Xinmai Semiconductor Technology Co.,Ltd.

Address before: 311100 room 232, building 3, No. 1500, Wenyi West Road, Cangqian street, Yuhang District, Hangzhou City, Zhejiang Province

Applicant before: Hangzhou chuangqin Sensor Technology Co.,Ltd.

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