CN110867391B - 芯片制造过程中的缺陷检测方法 - Google Patents

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Abstract

本发明涉及芯片制造过程中的缺陷检测方法，涉及缺陷检测技术，通过获取目标检测图像，版图查找并将目标检测图像在完整的芯片原始版图中找到对应的部分并做叠层处理形成叠层版图，然后将叠层版图划分为多个区域，每个区域内有且仅有一个等电位线条，对每个区域内的目标检测图像和原始版图分别作等电位线条个数分析而进行缺陷检测，减小缺陷检测的难度，效率高且准确率高。

Description

芯片制造过程中的缺陷检测方法
技术领域
本发明涉及缺陷检测技术，尤其涉及一种芯片制造过程中的缺陷检测方法。
背景技术
随着半导体技术的发展，对芯片的良率要求越来越高。然而集成电路芯片制造工艺复杂，其制造过程中往往产生很多缺陷，因此缺陷检测是集成电路制造过程中的必备工艺。
在整个芯片制造过程中，最为核心的步骤为图形转移，即将位于原始版图上的设计图形转移到硅片上形成目标图形，也即最终图形。图形转移过程中会生成许多中间层图形如光罩图形、ADI(曝光后检测)图形、AEI(蚀刻后检测)图形等来辅助形成最终图形。由于工艺制造过程复杂，缺陷不可避免，所有这些中间层图形和最终图形都需要进行缺陷检测，保证其与原始版图上的设计图形比对没有如开路、短路、图形缺失、多余图形等的逻辑错误。
传统的在线缺陷检测一般通过光束扫描，生成灰阶图像做相邻芯片的对比来实现，但是随着集成电路线宽的缩小，较小的缺陷难以检测到，而提高灵敏度则会引入大量的噪声，缺陷检测的难度越来越大。另外在失效分析中，对芯片缺陷的判断则通过肉眼分辨来实现，效率低且容易产生遗漏。
发明内容
本发明的目的在于提供一种芯片制造过程中的缺陷检测方法，以减小缺陷检测的难度，效率高且准确率高。
本发明提供的芯片制造过程中的缺陷检测方法，包括：S1：获取目标检测图像，将目标检测图像与原始版图做叠层处理，形成叠层版图；以及S2：将叠层版图划分为多个区域，每个区域内有且仅有一个等电位线条，对每个区域内的目标检测图像和原始版图分别作等电位线条个数分析，如果同为一个则判定没有物理缺陷；如等电位线条个数不同则判定有物理缺陷。
更进一步的，所述目标检测图像为根据原始版图上的设计图形转移到硅片上的最终图形或为形成该最终图形而生成的中间层图形。
更进一步的，所述中间层图形用于辅助形成所述最终图形。
更进一步的，步骤S1中获取的目标检测图像只是实际芯片原始版图的一部分，将其在完整的芯片原始版图中对应的位置找到并做叠层处理。
更进一步的，步骤S1中通过扫描电子显微镜拍摄获取目标检测图像。
更进一步的，等电位线条为假设叠层版图中目标检测图像中的线条与原始版图中的线条重叠的部分电连通，则通电后目标检测图像、原始版图或目标检测图像及原始版图中为同电位的线条。
更进一步的，在步骤S2中叠层版图划分的一个区域中仅包括原始版图中的一个线条。
更进一步的，在步骤S2中叠层版图划分的一个区域中仅包括目标检测图像中的一个线条。
更进一步的，在步骤S2中叠层版图划分的一个区域中仅包括原始版图中的一个线条和目标检测图像中的一个线条，所述原始版图中的一个线条和所述目标检测图像中的一个线条至少部分重叠。
更进一步的，在步骤S2中叠层版图划分的一个区域中仅包括原始版图中的一个线条和目标检测图像中的第一线条和第二线条，原始版图中的一个线条与目标检测图像中的第一线条和第二线条分别至少部分重叠。
更进一步的，在步骤S2中叠层版图划分的一个区域中仅包括原始版图中的第一线条和第二线条和目标检测图像中的线条，原始版图中的第一线条和第二线条与目标检测图像中的线条分别至少部分重叠。
更进一步的，在步骤S2中如果目标检测图像中有两个线条，而原始版图中有一个线条，则存在开路的缺陷。
更进一步的，在步骤S2中如果原始版图中有两个线条，而目标检测图像中有一个线条，则表明存在桥接的缺陷。
更进一步的，在步骤S2中如果原始版图中有一个线条，而目标检测图像中有0 个等电位线条，则表明存在图形缺失缺陷。
更进一步的，在步骤S2中如果原始版图中有0个线条，而目标检测图像中有一个线条，则表明存在冗余图形缺陷。
本发明提供的芯片制造过程中的缺陷检测方法，通过获取目标检测图像，版图查找并将目标检测图像在完整的芯片原始版图中找到对应的部分并做叠层处理形成叠层版图，然后将叠层版图划分为多个区域，每个区域内有且仅有一个等电位线条，对每个区域内的目标检测图像和原始版图分别作等电位线条个数分析而进行缺陷检测，减小缺陷检测的难度，效率高且准确率高。
附图说明
图1为获取的目标检测图像在芯片原始版图中找到对应的位置并叠层处理后的版图示意图。
图2中的(a)-(e)为等电位线条的不同实施例。
图中主要元件附图标记说明如下：
510、520、521、522、511、512、线条。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明一实施例中，在于提供一种芯片制造过程中的缺陷检测方法，具体的，该芯片制造过程中的缺陷检测方法，包括：
S1：获取目标检测图像，将目标检测图像与原始版图做叠层(overlap)处理，形成叠层版图；
具体的，在本发明一实施例中，所述目标检测图像为根据原始版图上的设计图形转移到硅片上的最终图形或为形成该最终图形而生成的中间层图形。所述中间层图形为如光罩图形、ADI(曝光后检测)图形、AEI(蚀刻后检测)图形等，该中间层图形用于辅助形成所述最终图形。本发明对最终图形和中间层图形并不具体限定，只要在芯片制造过程中产生的图形均可。以形成半导体器件的栅极结构为例，在半导体器件的栅极结构制造过程中，需利用光罩图形进行光刻曝光工艺，而在光刻曝光工艺后形成 ADI(曝光后检测)图形，之后进行刻蚀工艺，而在刻蚀工艺后形成AEI(蚀刻后检测) 图形，再配合其它工艺最终在芯片上形成半导体器件的栅极结构，也即最终图形。为保证形成的最终图形没有缺陷，需将最终图形与原始版图中的栅极结构做比对分析以进行缺陷检测，并需将形成半导体器件的栅极结构过程中产生的中间层图形如光罩图形、ADI(曝光后检测)图形、AEI(蚀刻后检测)图形等与原始版图中的栅极结构做比对分析以进行缺陷检测，以保证形成的最终图形无缺陷。
步骤S1中获取的目标检测图像只是实际芯片原始版图的一部分，将其在完整的芯片原始版图中对应的位置找到并做叠层处理。具体的，请参阅图1，图1为获取的目标检测图像在芯片原始版图中找到对应的位置并叠层处理后的版图示意图，其中方框310的区域为获取的目标检测图像，方框320的区域为芯片原始版图。
具体的，在本发明一实施例中，通过缺陷扫描或扫描电子显微镜(SEM)拍摄获取目标检测图像。但本发明对此并不具体限定。
S2：将叠层版图划分为多个区域，每个区域内有且仅有一个等电位线条，对每个区域内的目标检测图像和原始版图分别作等电位线条个数分析，如果同为一个则判定没有物理缺陷；如等电位线条个数不同则判定有物理缺陷。
在本发明一实施例中，等电位线条为假设叠层版图中目标检测图像中的线条与原始版图中的线条重叠的部分电连通，则通电后目标检测图像、原始版图或目标检测图像及原始版图中为同电位的线条。在本发明一实施例中，请参阅图2中的(a)-(e)，图2中的(a)-(e)为等电位线条的不同实施例，如图2中的(a)所示，叠层版图划分的一个区域中仅包括原始版图中的一个线条510，若向线条510中通电，则线条510各处同电位而构成等电位线条。图2中的(b)所示，叠层版图划分的一个区域中仅包括目标检测图像中的一个线条520，若向线条520中通电，则线条520各处同电位而构成等电位线条。图2中的(c)所示，叠层版图划分的一个区域中仅包括原始版图中的一个线条510和目标检测图像中的一个线条520，线条510和线条520至少部分重叠，假设线条510和线条520重叠的部分电连通，若向线条510和线条520中通电，则线条510和线条520各处同电位而使线条510和线条520构成一个等电位线条。图2中的(d)所示，叠层版图划分的一个区域中仅包括原始版图中的一个线条510和目标检测图像中的线条521和522，线条510 与线条521和522分别至少部分重叠，假设线条510与线条521和522重叠的部分电连通，若向线条510和线条521和522中通电，则线条510和线条521和522各处同电位而使线条510和线条521和522构成一个等电位线条。图2中的(e)所示，叠层版图划分的一个区域中仅包括原始版图中的线条511和512和目标检测图像中的线条520，线条511和512与线条520分别至少部分重叠，假设线条511和512与线条 520重叠的部分电连通，若向线条511和512和线条520中通电，则线条511和512 和线条520各处同电位而使线条511和512和线条520构成一个等电位线条。
更进一步的，在本发明一实施例中，如果目标检测图像中有两个线条，而原始版图中有一个线条，则存在开路的缺陷。如图2中的(d)所示，线条511和线条512即存在开路缺陷。
更进一步的，在本发明一实施例中，如果原始版图中有两个线条，而目标检测图像中有一个线条，则表明存在桥接或短路的缺陷。如图2中的(e)所示，线条521和线条522 即存在桥接缺陷。
更进一步的，在本发明一实施例中，如果原始版图中有一个线条，而目标检测图像中有0个等电位线条，则表明存在图形缺失缺陷。如图2中的(a)所示，则存在图形缺失缺陷。
更进一步的，在本发明一实施例中，如果原始版图中有0个线条，而目标检测图像中有一个线条，则表明存在冗余图形缺陷。如图2中的(b)所示，则存在冗余图形缺陷。
更进一步的，在本发明一实施例中，如果原始版图和取版图中同为一个线条则判定没有物理缺陷。如图2中的(c)所示。
综上所述，通过获取目标检测图像，版图查找并将目标检测图像在完整的芯片原始版图中找到对应的部分并做叠层处理形成叠层版图，然后将叠层版图划分为多个区域，每个区域内有且仅有一个等电位线条，对每个区域内的目标检测图像和原始版图分别作等电位线条个数分析而进行缺陷检测，减小缺陷检测的难度，效率高且准确率高。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (14)

1.一种芯片制造过程中的缺陷检测方法，其特征在于，包括：
S1：获取目标检测图像，将目标检测图像与原始版图做叠层处理，形成叠层版图；以及
S2：将叠层版图划分为多个区域，每个区域内有且仅有一个等电位线条，对每个区域内的目标检测图像和原始版图作满足有且仅有一个等电位线条的线条个数分析，如果目标检测图像和原始版图中的线条个数都为一个且线条至少部分重叠，则判定没有物理缺陷；如果目标检测图像和原始版图中的线条个数不一致，则判定有物理缺陷；
其中，等电位线条为假设叠层版图中目标检测图像中的线条与原始版图中的线条重叠的部分电连通，则通电后目标检测图像、原始版图或目标检测图像及原始版图中为同电位的线条。
2.根据权利要求1所述的芯片制造过程中的缺陷检测方法，其特征在于，所述目标检测图像为根据原始版图上的设计图形转移到硅片上的最终图形或为形成该最终图形而生成的中间层图形。
3.根据权利要求2所述的芯片制造过程中的缺陷检测方法，其特征在于，所述中间层图形用于辅助形成所述最终图形。
4.根据权利要求1所述的芯片制造过程中的缺陷检测方法，其特征在于，步骤S1中获取的目标检测图像只是实际芯片原始版图的一部分，将其在完整的芯片原始版图中对应的位置找到并做叠层处理。
5.根据权利要求1所述的芯片制造过程中的缺陷检测方法，其特征在于，步骤S1中通过扫描电子显微镜拍摄获取目标检测图像。
6.根据权利要求1所述的芯片制造过程中的缺陷检测方法，其特征在于，在步骤S2中叠层版图划分的一个区域中仅包括原始版图中的一个线条。
7.根据权利要求1所述的芯片制造过程中的缺陷检测方法，其特征在于，在步骤S2中叠层版图划分的一个区域中仅包括目标检测图像中的一个线条。
8.根据权利要求1所述的芯片制造过程中的缺陷检测方法，其特征在于，在步骤S2中叠层版图划分的一个区域中仅包括原始版图中的一个线条和目标检测图像中的一个线条，所述原始版图中的一个线条和所述目标检测图像中的一个线条至少部分重叠。
9.根据权利要求1所述的芯片制造过程中的缺陷检测方法，其特征在于，在步骤S2中叠层版图划分的一个区域中仅包括原始版图中的一个线条和目标检测图像中的第一线条和第二线条，原始版图中的一个线条与目标检测图像中的第一线条和第二线条分别至少部分重叠。
10.根据权利要求1所述的芯片制造过程中的缺陷检测方法，其特征在于，在步骤S2中叠层版图划分的一个区域中仅包括原始版图中的第一线条和第二线条和目标检测图像中的线条，原始版图中的第一线条和第二线条与目标检测图像中的线条分别至少部分重叠。
11.根据权利要求1所述的芯片制造过程中的缺陷检测方法，其特征在于，在步骤S2中如果目标检测图像中有两个线条，而原始版图中有一个线条，则存在开路的缺陷。
12.根据权利要求1所述的芯片制造过程中的缺陷检测方法，其特征在于，在步骤S2中如果原始版图中有两个线条，而目标检测图像中有一个线条，则表明存在桥接的缺陷。
13.根据权利要求1所述的芯片制造过程中的缺陷检测方法，其特征在于，在步骤S2中如果原始版图中有一个线条，而目标检测图像中有0个等电位线条，则表明存在图形缺失缺陷。
14.根据权利要求1所述的芯片制造过程中的缺陷检测方法，其特征在于，在步骤S2中如果原始版图中有0个线条，而目标检测图像中有一个线条，则表明存在冗余图形缺陷。
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