CN110854086A - 封装组件、电子设备及封装方法 - Google Patents
封装组件、电子设备及封装方法 Download PDFInfo
- Publication number
- CN110854086A CN110854086A CN201911167330.9A CN201911167330A CN110854086A CN 110854086 A CN110854086 A CN 110854086A CN 201911167330 A CN201911167330 A CN 201911167330A CN 110854086 A CN110854086 A CN 110854086A
- Authority
- CN
- China
- Prior art keywords
- insulating layer
- layer
- substrate
- packaging
- component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 51
- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 238000005538 encapsulation Methods 0.000 claims abstract description 29
- 238000003466 welding Methods 0.000 claims abstract description 17
- 238000009413 insulation Methods 0.000 claims abstract description 13
- 229910000679 solder Inorganic materials 0.000 claims description 55
- 230000007423 decrease Effects 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 6
- 230000000670 limiting effect Effects 0.000 abstract description 3
- 239000000155 melt Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 132
- 230000008569 process Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 238000005336 cracking Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000032798 delamination Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
本发明公开一种封装组件、电子设备及封装方法,该封装组件包括基板、元器件、封装层、绝缘层和接地件,元器件设有焊脚,元器件通过焊脚与基板相连,封装层包裹元器件,焊脚的周围设有绝缘层,且绝缘层位于基板和封装层之间,绝缘层包裹接地件,绝缘层的一部分位于接地件和元器件之间,接地件环绕焊脚。绝缘层可以可靠地实现焊脚的绝缘,即使封装层存在空洞,焊脚熔化后,由于绝缘层的限制作用,该焊脚无法与其他元器件的焊脚或者表面接触,从而防止短接现象的出现,因此该封装组件可以提升元器件的可靠性。另外,接地件可以实现焊脚之间的电磁隔离,从而提升封装组件工作时的可靠性。
Description
技术领域
本发明涉及电子结构技术领域,尤其涉及一种封装组件、电子设备及封装方法。
背景技术
随着电子设备的功能不断扩展,电子设备所包含的元器件越来越多,例如电路板上需要设置多个芯片,以实现电子设备的预定功能。
为了提升电子设备的可靠性,制造电子设备时,需要对其所包含的元器件进行封装,防止这些元器件受到外部环境或者其他零部件的影响而出现损坏等问题。通常,这些元器件可以通过焊脚焊接于基板上,然后可以采用封装层包裹元器件,从而实现元器件的封装。
然而,随着元器件的数量不断增加,各元器件之间的距离越来越小,在进行封装操作时,容易在封装层中形成空洞,在后续制程中焊脚会熔化,熔化的焊脚将会通过该空洞与其他元器件的焊脚或者表面短接,导致元器件的可靠性降低。
发明内容
本发明公开一种封装组件、电子设备及封装方法,以解决元器件的可靠性低的问题。
为了解决上述问题,本发明采用下述技术方案:
一种封装组件,包括基板、元器件、封装层、绝缘层和接地件,所述元器件设有焊脚,所述元器件通过所述焊脚与所述基板相连,所述封装层包裹所述元器件,所述焊脚的周围设有所述绝缘层,且所述绝缘层位于所述基板和所述封装层之间,所述绝缘层包裹所述接地件,所述绝缘层的一部分位于所述接地件和所述元器件之间,所述接地件环绕所述焊脚。
一种电子设备,包括上述封装组件。
一种封装方法,应用于上述封装组件,所述方法包括:
在元器件的焊脚周围制备绝缘层和接地件,所述绝缘层位于基板和封装层之间,所述绝缘层包裹所述接地件,所述绝缘层的一部分位于所述接地件和所述元器件之间,所述接地件环绕所述焊脚。
本发明采用的技术方案能够达到以下有益效果:
本发明公开的封装组件中,元器件的焊脚周围设有绝缘层,且该绝缘层位于基板和封装层之间,这里的绝缘层可以可靠地实现焊脚的绝缘,即使封装层存在空洞,焊脚熔化后,由于绝缘层的限制作用,该焊脚无法与其他元器件的焊脚或者表面接触,从而防止短接现象的出现,因此该封装组件可以提升元器件的可靠性。另外,接地件可以实现焊脚之间的电磁隔离,从而提升封装组件工作时的可靠性。
附图说明
此处所说明的附图用来提供对本发明的进一步理解,构成本发明的一部分,本发明的示意性实施例及其说明用于解释本发明,并不构成对本发明的不当限定。在附图中:
图1为本发明实施例公开的封装组件的剖视图;
图2为本发明实施例公开的封装组件的部分结构的俯视图;
图3为本发明另一实施例公开的封装组件的剖视图。
附图标记说明:
100-基板、200-元器件、300-封装层、400-绝缘层、500-焊脚、600-接地件。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚,下面将结合本发明具体实施例及相应的附图对本发明技术方案进行清楚、完整地描述。显然,所描述的实施例仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
以下结合附图,详细说明本发明各个实施例公开的技术方案。
如图1和图2所示,本发明实施例公开一种封装组件,其具体可以包括基板100、元器件200、封装层300、绝缘层400和接地件600。
基板100可以作为封装组件所包含零部件的安装基础,该基板100的内部可以设置有连接线路,从而可以实现元器件200与其他零部件之间的电连接。这里的基板100可以是封装基板,也可以是电路板、玻璃基板等结构,本发明实施例对此不做限制。
元器件200设有焊脚500,该元器件200可以通过焊脚500与基板100相连,从而与基板100电连接。这里的元器件200可以包括芯片等元器件,该元器件200的数量为至少一个,即元器件200可以设置为一个,也可以设置为多个,为了提升封装组件的性能,优选元器件200的数量为多个,多个元器件200可以间隔设置于基板100上。每个元器件200可以设置至少一个焊脚500,使得元器件200通过这些焊脚500与基板100相连。可选地,这里的焊脚500可以是焊锡,也可以是焊盘,当然也可以采用其他具有导电性以及固定作用的结构,本发明实施例对此不做限制。
封装层300包裹元器件200,该封装层300的主要作用是保护元器件200,防止元器件200受到外部环境或者其他零部件的影响而出现损坏等情况,可选地,为了优化封装层300的封装效果,该封装层300可以是树脂层。
绝缘层400设置于焊脚500的周围,也就是说,绝缘层400可以与焊脚500的至少一部分表面接触,也可以与焊脚500的整个表面相接触,只要能够实现焊脚500与其他焊脚500或者元器件200的表面之间的绝缘即可。该绝缘层400位于基板100和封装层300之间,具体地,绝缘层400的边缘可以与封装层300、基板100的边缘对齐,使得封装层300和基板100被绝缘层400隔开,此时绝缘层400的覆盖面积较大,从而实现更可靠的绝缘。
绝缘层400还可以包裹接地件600,绝缘层400的一部分位于接地件600和元器件200之间,也就是说,绝缘层400可以将接地件600和元器件200隔开,防止接地件600和元器件200直接接触。该接地件600可以为金属结构,其环绕焊脚500,从而可以实现焊脚500之间的电磁隔离。这里的接地件600可以是环状结构,具体可以是圆环状结构、方形环状结构或者其他形状的环状结构。此外,可以仅针对部分焊脚500设置接地件600,也可以针对全部焊脚500设置接地件600。
上述绝缘层400可以可靠地实现焊脚500的绝缘,即使封装层300存在空洞,焊脚500熔化后,由于绝缘层400的限制作用,该焊脚500无法与其他元器件200的焊脚500或者表面接触,从而防止短接现象的出现,因此该封装组件可以提升元器件200的可靠性。另外,接地件600可以实现焊脚500之间的电磁隔离,从而提升封装组件工作时的可靠性。
可选的实施例中,接地件600可以与基板100接地连接,也可以与封装组件外设置的其他结构接地连接。为了简化接地件600进行接地连接时的结构,本发明实施例优选接地件600与基板100接地连接,由于接地件600与基板100比较接近,因此两者实现接地连接时更加方便,且两者接地连接后,封装层300可以保护两者,以使得两者的接地连接更加可靠。
上述绝缘层400可以仅设置一个,另一种实施例中,如图3所示,绝缘层400可以设置为多个,多个绝缘层400依次叠置,各绝缘层400中,至少两个绝缘层400的热膨胀系数不同。由于基板100和封装层300的热膨胀系数通常不同,因此基板100、绝缘层400和封装层300所形成的层状结构受到温度影响时,三者的热膨胀量不同,容易出现基板100、绝缘层400和封装层300发生界面分层、焊脚500开裂等缺陷。而绝缘层400设置为多个,且至少两个绝缘层400的热膨胀系数不同时,则可以适当调整绝缘层400的热膨胀系数,从而尽量减小基板100、绝缘层400和封装层300的热膨胀量之间的差距,防止出现基板100、绝缘层400和封装层300发生界面分层、焊脚500开裂等缺陷。
为了强化上述技术效果,可选的实施例中,每个绝缘层400的热膨胀系数均介于封装层300的热膨胀系数和基板100的热膨胀系数之间,使得基板100、每个绝缘层400和封装层300的热膨胀系数存在一定的过渡效果,从而使得基板100、绝缘层400和封装层300的热膨胀量之间的差距更小,以此改善封装组件的可靠性。具体实施例中,在各绝缘层400在叠置方向上,各绝缘层400的热膨胀系数的大小关系可以交替设计,只要能够在温度发生变化时改善封装组件所出现的界面分层、焊脚500开裂等缺陷即可。以绝缘层400为三层为例,靠近基板100的绝缘层400的热膨胀系数可以大于中间的绝缘层400的热膨胀系数,该中间的绝缘层400的热膨胀系数可以小于靠近封装层300的绝缘层400的热膨胀系数;或者,靠近基板100的绝缘层400的热膨胀系数可以小于中间的绝缘层400的热膨胀系数,该中间的绝缘层400的热膨胀系数可以大于靠近封装层300的绝缘层400的热膨胀系数。
进一步的实施例中,为了达到更好的过渡效果,可以对各绝缘层400的热膨胀系数进行改进。具体地:封装层300的热膨胀系数可以大于基板100的热膨胀系数,此时在封装层300指向基板100的方向上,各绝缘层400的热膨胀系数逐渐减小,从而使封装层300、各绝缘层400和基板100的热膨胀系数逐渐减小;或者,封装层300的热膨胀系数可以小于基板100的热膨胀系数,且在封装层300指向基板100的方向上,各绝缘层400的热膨胀系数逐渐增大,从而使封装层300、各绝缘层400和基板100的热膨胀系数逐渐增大。
需要说明的是,可以通过调整绝缘层400的分子链长度、材料配比等方式调整各绝缘层400的热膨胀系数。
如前所述,元器件200的数量可以设置为至少一个,此时每个元器件200设有至少一个焊脚500,为了实现更好的绝缘效果,每个元器件200的每个焊脚500周围均设有绝缘层400,使得所有的焊脚500都通过该绝缘层400绝缘,从而更好地防止焊脚500之间或者焊脚500与其他元器件200的表面出现短接。同时,为了更好地实现电磁隔离,每个元器件200的每个焊脚500周围均设有接地件600。
上述绝缘层400的具体结构形式可以灵活选择,只要能够实现绝缘就可以。进一步的实施例中,绝缘层400可以为绝缘胶层,该绝缘胶层不仅可以实现绝缘,还具有一定的粘性,使得封装层300和基板100可以通过该绝缘层400粘接,从而使得封装层300和基板100之间更不容易分离,以此提升封装组件的结构强度。
基于上述任一实施例所述的封装组件,本发明实施例还公开一种电子设备,该电子设备包括上述任一实施例所述的封装组件。本发明实施例所公开的电子设备可以为智能手机、平板电脑、电子书阅读器或可穿戴设备。当然,该电子设备也可以是其他设备,本发明实施例对此不做限制。
本发明实施例还公开一种封装方法,该封装方法可以应用于上述任一实施例所述的封装组件,该方法具体可以包括:
S100、在元器件200的焊脚500周围制备绝缘层400和接地件600,该绝缘层400位于基板100和封装层300之间,该绝缘层400包裹接地件600,绝缘层400的一部分位于接地件600和元器件200之间,接地件600环绕焊脚500。
需要说明的是,上述步骤并不限制元器件200、焊脚500、绝缘层400和接地件600的制备顺序,具体地,可以先制备元器件200和焊脚500,然后再制备绝缘层400和接地件600,也可以先制备绝缘层400和接地件600,然后再制备元器件200和焊脚500,只要使得最终形成的结构符合上述内容中各部件的位置关系即可。另外,绝缘层400和接地件600可以直接制备在基板100上,也可以先制备在其他板材上,待元器件200和焊脚500制备完成后再去除该板材,之后将元器件200、焊脚500、绝缘层400和接地件600贴装在基板100上;封装层300可以与元器件200和焊脚500制备在一起,也可以在元器件200、焊脚500、绝缘层400和接地件600贴装在基板100上之后再制备。
参考前文所述,绝缘层400可以实现焊脚500的绝缘,即使封装层300存在空洞,焊脚500熔化后,由于绝缘层400的限制作用,该焊脚500无法与其他元器件200的焊脚500或者表面接触,从而防止短接现象的出现,因此该封装组件可以提升元器件200的可靠性。另外,接地件600可以实现焊脚500之间的电磁隔离,从而提升封装组件工作时的可靠性。
可选地,上述步骤S100具体包括:
S110、在基板100上制备接地件600;
S120、在基板100上制备绝缘层400。
上述实施例首先在基板100上制备接地件600,然后再在基板100上制备绝缘层400,使得绝缘层400可以直接覆盖接地件600,相比于首先制备绝缘层400再制备接地件600的方式,该实施例可以避免反复制备绝缘层400的情况,从而可以简化封装组件的封装方法。
进一步的实施例中,上述步骤S100之后还包括:
S200、在基板100上制备焊脚500;
S300、在焊脚500上制备元器件200;
S400、在绝缘层400上制备封装层300,该封装层300包裹元器件200。
在步骤S100中,制备接地件600和绝缘层400后,绝缘层400可以预留制备焊脚500的位置,经过步骤S100后,可以直接将焊脚500制备在该预留的位置中,从而更方便地制备焊脚500,使得封装组件的封装方法更加简单。
为了进一步简化上述封装方法,步骤S110具体为:采用电镀工艺在基板100上制备接地件600。具体地,直接在基板100的指定区域电镀对应的材料,从而形成所需的接地件600,此种加工方式具有工艺简单、精度高等优点,因此该工艺可以简化封装方法,同时提升接地件600的质量。
可选地,上述步骤S120具体可以为:采用印刷工艺在基板100上制备绝缘层400。也就是说,可以通过印刷网版遮挡不需要制备绝缘层400的区域,露出需要制备绝缘层400的区域,然后在该区域内制备绝缘层400。当绝缘层400的数量为多个时,可以通过多次印刷工艺制备出多个绝缘层400。
同理地,为了简化焊脚500的制备工艺,上述步骤S200具体为:采用印刷工艺在基板100上制备焊脚500。也就是说,可以通过印刷网版遮挡不需要制备焊脚500的区域,露出需要制备焊脚500的区域,然后在该区域内制备焊脚500。此种工艺更容易实现,同时所形成的焊脚500的质量更优。
本发明上文实施例中重点描述的是各个实施例之间的不同,各个实施例之间不同的优化特征只要不矛盾,均可以组合形成更优的实施例,考虑到行文简洁,在此则不再赘述。
以上所述仅为本发明的实施例而已,并不用于限制本发明。对于本领域技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等,均应包含在本发明的权利要求范围之内。
Claims (10)
1.一种封装组件,其特征在于,包括基板(100)、元器件(200)、封装层(300)、绝缘层(400)和接地件(600),所述元器件(200)设有焊脚(500),所述元器件(200)通过所述焊脚(500)与所述基板(100)相连,所述封装层(300)包裹所述元器件(200),所述焊脚(500)的周围设有所述绝缘层(400),且所述绝缘层(400)位于所述基板(100)和所述封装层(300)之间,所述绝缘层(400)包裹所述接地件(600),所述绝缘层(400)的一部分位于所述接地件(600)和所述元器件(200)之间,所述接地件(600)环绕所述焊脚(500)。
2.根据权利要求1所述的封装组件,其特征在于,所述绝缘层(400)设置为多个,多个所述绝缘层(400)依次叠置,各所述绝缘层(400)中,至少两个所述绝缘层(400)的热膨胀系数不同。
3.根据权利要求2所述的封装组件,其特征在于,每个所述绝缘层(400)的热膨胀系数均介于所述封装层(300)的热膨胀系数和所述基板(100)的热膨胀系数之间。
4.根据权利要求3所述的封装组件,其特征在于,所述封装层(300)的热膨胀系数大于所述基板(100)的热膨胀系数,且在所述封装层(300)指向所述基板(100)的方向上,各所述绝缘层(400)的热膨胀系数逐渐减小;或者,
所述封装层(300)的热膨胀系数小于所述基板(100)的热膨胀系数,且在所述封装层(300)指向所述基板(100)的方向上,各所述绝缘层(400)的热膨胀系数逐渐增大。
5.根据权利要求1所述的封装组件,其特征在于,所述元器件(200)的数量为至少一个,每个所述元器件(200)均设有至少一个所述焊脚(500),每个所述元器件(200)的每个所述焊脚(500)周围均设有所述绝缘层(400)和所述接地件(600)。
6.根据权利要求1所述的封装组件,其特征在于,所述接地件(600)与所述基板(100)接地连接。
7.一种电子设备,其特征在于,包括权利要求1-6中任一项所述的封装组件。
8.一种封装方法,应用于权利要求1-6中任一项所述的封装组件,其特征在于,所述方法包括:
在元器件(200)的焊脚(500)周围制备绝缘层(400)和接地件(600),所述绝缘层(400)位于基板(100)和封装层(300)之间,所述绝缘层(400)包裹所述接地件(600),所述绝缘层(400)的一部分位于所述接地件(600)和所述元器件(200)之间,所述接地件(600)环绕所述焊脚(500)。
9.根据权利要求8所述的封装方法,其特征在于,所述在元器件(200)的焊脚(500)周围制备绝缘层(400)和接地件(600)具体包括:
在基板(100)上制备接地件(600);
在基板(100)上制备绝缘层(400)。
10.根据权利要求9所述的封装方法,其特征在于,所述在基板(100)上制备绝缘层(400)之后还包括:
在所述基板(100)上制备焊脚(500);
在所述焊脚(500)上制备元器件(200);
在所述绝缘层(400)上制备封装层(300),所述封装层(300)包裹所述元器件(200)。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911167330.9A CN110854086A (zh) | 2019-11-25 | 2019-11-25 | 封装组件、电子设备及封装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911167330.9A CN110854086A (zh) | 2019-11-25 | 2019-11-25 | 封装组件、电子设备及封装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN110854086A true CN110854086A (zh) | 2020-02-28 |
Family
ID=69604418
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201911167330.9A Pending CN110854086A (zh) | 2019-11-25 | 2019-11-25 | 封装组件、电子设备及封装方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110854086A (zh) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1953152A (zh) * | 2005-10-18 | 2007-04-25 | 恩益禧电子股份有限公司 | 一种利用互连结构制造半导体模块的方法 |
CN204834609U (zh) * | 2015-08-28 | 2015-12-02 | 中国电子科技集团公司第二十九研究所 | 基于改进型bga的高频垂直互连电路 |
CN107039403A (zh) * | 2015-10-23 | 2017-08-11 | 飞思卡尔半导体公司 | 使用重布层的晶片级封装中的射频和电磁干扰屏蔽 |
CN108231743A (zh) * | 2016-12-15 | 2018-06-29 | 矽格股份有限公司 | 晶圆级金属屏蔽封装结构及其制造方法 |
CN109560068A (zh) * | 2017-09-25 | 2019-04-02 | 力成科技股份有限公司 | 封装结构及芯片结构 |
US20190139902A1 (en) * | 2017-11-08 | 2019-05-09 | Inari Semiconductor Labs Sdn Bhd | Ultra-thin thermally enhanced electro-magnetic interference shield package |
CN110265365A (zh) * | 2019-06-12 | 2019-09-20 | 江门建滔电子发展有限公司 | 一种高耐热封装载板 |
-
2019
- 2019-11-25 CN CN201911167330.9A patent/CN110854086A/zh active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1953152A (zh) * | 2005-10-18 | 2007-04-25 | 恩益禧电子股份有限公司 | 一种利用互连结构制造半导体模块的方法 |
CN204834609U (zh) * | 2015-08-28 | 2015-12-02 | 中国电子科技集团公司第二十九研究所 | 基于改进型bga的高频垂直互连电路 |
CN107039403A (zh) * | 2015-10-23 | 2017-08-11 | 飞思卡尔半导体公司 | 使用重布层的晶片级封装中的射频和电磁干扰屏蔽 |
CN108231743A (zh) * | 2016-12-15 | 2018-06-29 | 矽格股份有限公司 | 晶圆级金属屏蔽封装结构及其制造方法 |
CN109560068A (zh) * | 2017-09-25 | 2019-04-02 | 力成科技股份有限公司 | 封装结构及芯片结构 |
US20190139902A1 (en) * | 2017-11-08 | 2019-05-09 | Inari Semiconductor Labs Sdn Bhd | Ultra-thin thermally enhanced electro-magnetic interference shield package |
CN110265365A (zh) * | 2019-06-12 | 2019-09-20 | 江门建滔电子发展有限公司 | 一种高耐热封装载板 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5666008A (en) | Flip chip semiconductor device | |
JP2867313B2 (ja) | セラミック基板 | |
CN111739885B (zh) | 电磁屏蔽结构、电磁屏蔽结构制作方法和电子产品 | |
CN104241255B (zh) | 电子组件模块及其制造方法 | |
WO2005011347A1 (en) | Overmolded mcm with increased surface mount component reliability | |
US4697204A (en) | Leadless chip carrier and process for fabrication of same | |
US6441486B1 (en) | BGA substrate via structure | |
JPH01261849A (ja) | 半導体装置の製造方法 | |
CN111477595B (zh) | 散热封装结构和散热封装结构的制作方法 | |
CN102315135A (zh) | 芯片封装及其制作工艺 | |
CN101432871B (zh) | 微波芯片支撑结构 | |
CN110854086A (zh) | 封装组件、电子设备及封装方法 | |
WO2022252478A1 (zh) | 电子元件封装体、电子元件封装组件及电子设备 | |
US10201086B2 (en) | Electronic device | |
CN110854111A (zh) | 封装组件、电子设备及封装方法 | |
CN100524718C (zh) | 整合内埋元件的基板结构及其制作方法 | |
JP3150108B2 (ja) | ボールグリッドアレイパッケージの実装構造 | |
US20210287952A1 (en) | System and method for a device package | |
CN109768023B (zh) | 具有表面安装结构的扁平无引线封装体 | |
JP3660817B2 (ja) | 電子回路モジュール | |
JP2722451B2 (ja) | 半導体装置 | |
US10531558B2 (en) | Electronic module having electromagnetic shielding structure and manufacturing method thereof | |
JPH0846084A (ja) | 表面実装型半導体パッケージ及びその製造方法並びに半導体装置 | |
CN220235062U (zh) | 一种听筒焊盘走线结构 | |
KR100246367B1 (ko) | 반도체 패키지 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200228 |