CN110854072B - 低电磁干扰功率器件终端结构的制造工艺 - Google Patents
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Abstract
本发明提供了一种低电磁干扰功率器件终端结构的制造工艺，所述工艺制得的终端结构包括：从下至上依次层叠设置的金属化漏极、第一导电类型半导体衬底和第一导电类型半导体外延层，以及第二导电类型半导体主结、第二导电类型半导体等位环、第一导电类型截止环、第二导电类型半导体场限环、第一介质层、第二介质层、第三介质层、导电场板、电阻和金属化源极。本发明能够在场限环和场板之间引入HK介质层，由半导体场限环、HK介质层和场板构成MIS电容结构，并与相邻的多晶硅电阻串联，从而在源极和漏极高电位之间形成了RC吸收网络，能够有效抑制功率器件在快速开关中产生的dv/dt和di/dt，缓解EMI噪声。
Description
技术领域
本发明涉及功率半导体器件领域，具体来讲，涉及一种功率器件终端结构的制造工艺。
背景技术
通常，功率器件的典型应用环境是开关电源，为满足开关电源小型化需求，其本身的开关频率和功率密度不断提高，模块化和功能集成可以提高电子元器件的功率密度，但也会产生越来越复杂的内部电磁境。功率器件在快速开关转换状态下，其电压和电流在短时间内急剧变化，产生高的dv/dt和di/dt，成为一个很强的电磁干扰源。
在电磁干扰（EMI）抑制技术方面，一是从电路传导途径方面来减弱高频高幅值的电磁干扰，例如通过EMI滤波器的设计，可有效抑制共模干扰和差模干扰，但只能局限于滤除某一频段内的高频杂波。二是从器件设计方面改善寄生电容，但容易增大器件开关损耗或增加器件工艺步骤。
发明内容
本发明的目的在于解决现有技术存在的上述不足中的至少一项。
为了实现上述目的，本发明的目的之一在于提供一种制造具有降低电磁干扰的功率器件终端结构的方法。此外，本发明的另一目的在于不仅能够提供一种制造具有降低电磁干扰的功率器件终端结构的方法，而且使该方法具有良好的兼容性。
为了实现上述目的，本发明提供了一种低电磁干扰功率器件终端结构的制造工艺，其特征在于，所述制造工艺包括以下步骤：在第一导电类型半导体衬底上生长第一导电类型半导体外延层；旋转涂光刻胶，曝光显影后带胶注入第二导电类型离子或该种离子化合物，去胶，清洗后在扩散炉中通过高温扩散推结，激活杂质以在所述第一导电类型半导体外延层上部形成第二导电类型半导体主结、第二导电类型半导体等位环和第二导电类型半导体场限环；去胶清洗，再旋转涂光刻胶，曝光显影，带胶注入第一导电类型离子或第一导电类型离子的化合物，去胶清洗后在扩散炉中通过高温扩散推结，杂质激活以在所述第一导电类型半导体外延层上部远离第二导电类型半导体主结的远端一侧形成第一导电类型截止环；淀积形成HK栅介质薄膜，沉积形成场板膜；光刻、腐蚀，分别去掉多余的HK栅介质薄膜和场板膜以相应形成多个彼此相隔的第一介质层、以及导电场板，以使所述多个彼此相隔的第一介质层分别覆盖第二导电类型半导体等位环、第一导电类型截止环、以及第二导电类型半导体场限环的上表面，且每个第一介质层上表面上相应覆盖有一个导电场板；在所述多个彼此相隔的第一介质层中每两个第一介质层之间淀积一个第二介质层；在每个第二介质层上形成一个电阻，将彼此相邻的电阻与导电场板串联电连接；将第三介质层覆盖在所有电阻的上表面和所有导电场板的上表面上；金属化以形成金属化源极和金属化漏极，其中，所述金属化源极位于第二导电类型半导体主结上方且二者直接接触，金属化漏极形成在第一导电类型半导体衬底的未生长第一导电类型半导体外延层的一面。
与现有技术相比，本发明的有益效果包括：能够在场限环和场板之间引入HK介质层，由半导体场限环、HK介质层和场板构成MIS电容结构，并与相邻的多晶硅电阻串联，从而在源极和漏极高电位之间形成了RC吸收网络，能够有效抑制功率器件在快速开关中产生的dv/dt和di/dt，缓解EMI噪声。
附图说明
图1示出了本发明的低电磁干扰功率器件终端结构制造工艺的一个示例性实施例的流程示意图。
图2示出了图1所制得的低电磁干扰功率器件终端结构的结构示意图。
图3示出了图2的低电磁干扰功率器件终端结构的RC网络等效电路图。
图4～图11分别示出了本发明的低电磁干扰功率器件终端结构制造工艺的一个示例性实施例的流程示意图。
附图标记说明如下：
金属化漏极1，第一导电类型半导体衬底2，第一导电类型半导体外延层3，第二导电类型半导体主结4，第二导电类型半导体等位环5，第二导电类型半导体场限环61和62，第一导电类型截止环7，第一介质层81、82、805和807，导电场板91、92、905和907，电阻101、102和103，第二介质层11，金属化源极12和第三介质层13。
具体实施方式
在下文中，将结合示例性实施例来详细说明本发明的低电磁干扰功率器件终端结构。
图1示出了本发明的低电磁干扰功率器件终端结构制造工艺的一个示例性实施例的流程示意图。
如图1所示，在本发明的一个示例性实施例中，低电磁干扰功率器件终端结构的制造工艺包括以下步骤：
S01，在第一导电类型半导体衬底上生长第一导电类型半导体外延层。第一导电类型半导体外延层可具有预定耐压要求和预定厚度，例如，预定耐压要求可以为耐600V甚至更高；预定厚度可以为30um~40um范围的厚度。第一导电类型半导体衬底的掺杂程度可大于第一导电类型半导体外延层的掺杂程度。被掺杂元素可以为磷、砷、锑等。例如，第一导电类型半导体衬底可以为重掺杂，其浓度可以为1×1019cm-3~1×1020cm-3；第一导电类型半导体外延层可以为轻掺杂，其浓度范围可以为1×1015cm-3~1×1016cm-3。
S02，旋转涂光刻胶，曝光显影后带胶注入第二导电类型离子或该种离子化合物，去胶，清洗后在扩散炉中通过高温扩散推结，激活杂质以在所述第一导电类型半导体外延层上部形成第二导电类型半导体主结、第二导电类型半导体等位环和第二导电类型半导体场限环。这里，还可先形成第二导电类型半导体主结，随后形成第二导电类型半导体等位环和第二导电类型半导体场限环。
S03，去胶清洗，再旋转涂光刻胶，曝光显影，带胶注入第一导电类型离子或第一导电类型离子的化合物，去胶清洗后在扩散炉中通过高温扩散推结，杂质激活，以在所述第一导电类型半导体外延层上部的远离第二导电类型半导体主结的远端一侧，形成第一导电类型截止环。
S04，淀积形成HK栅介质薄膜，沉积形成场板膜（例如，可以为多晶硅场板膜）。此外，还可进一步对场板膜进行补偿掺杂。例如，对场板膜进行p型的本底掺杂，随后进行n型补偿掺杂后，以得到净p型掺杂的场板膜。其中，p型本底掺杂浓度不超过5×1019cm-3，n型补偿掺杂浓度不超过3×1018cm-3。此外，场板膜的厚度可以在0.5um~1um的范围。
S05，光刻、腐蚀，分别去掉多余的HK栅介质薄膜和场板膜，以相应形成多个彼此相隔的第一介质层、以及导电场板，以使所述多个彼此相隔的第一介质层分别覆盖第二导电类型半导体等位环、第一导电类型截止环、以及第二导电类型半导体场限环的上表面，且每个第一介质层上表面上相应覆盖有一个导电场板。也就是说，多个彼此相隔的第一介质层对应由HK栅介质薄膜形成；导电场板对应由场板膜形成。
S06，在所述多个彼此相隔的第一介质层中每两个第一介质层之间淀积一个第二介质层，第二介质层的厚度可大于第一介质层。
S07，在每个第二介质层上形成一个电阻，将彼此相邻的电阻与导电场板串联电连接。例如，电阻可以为多晶硅电阻。
S08，将第三介质层覆盖在所有电阻的上表面和所有导电场板的上表面上。
S09，金属化以形成金属化源极和金属化漏极，其中，所述金属化源极位于第二导电类型半导体主结上方且二者直接接触，金属化漏极形成在第一导电类型半导体衬底的未生长第一导电类型半导体外延层的一面。
在本发明的一个示例性实施例中，图1所制得的低电磁干扰功率器件终端结构可以由从下至上依次层叠设置的金属化漏极（下文可简称为漏极）、第一导电类型半导体衬底（下文可简称为衬底）和第一导电类型半导体外延层（下文可简称为外延层），以及第二导电类型半导体主结（下文可简称为主结）、第二导电类型半导体等位环（下文可简称为等位环）、第一导电类型截止环（下文可简称为截止环）、第二导电类型半导体场限环（下文可简称为场限环）、第一介质层、第二介质层、第三介质层、导电场板（下文可简称为场板）、电阻和金属化源极（下文可简称为源极）构成。
具体来讲，第二导电类型半导体主结、第二导电类型半导体等位环和第一导电类型截止环可设置在所述第一导电类型半导体外延层上部；且第二导电类型半导体主结与位于其正上方的金属化源极直接接触，且第二导电类型半导体主结与金属化源极可共同位于第一导电类型半导体外延层上部的左侧。第二导电类型半导体等位环与第二导电类型半导体主结相接触；第一导电类型截止环可位于远离第二导电类型半导体主结的一侧（例如，位于第一导电类型半导体外延层上部的右侧）。这里，第一导电类型半导体衬底的掺杂程度大于第一导电类型半导体外延层。例如，第一导电类型半导体衬底为重掺杂，第一导电类型半导体外延层为轻掺杂。其中，第一导电类型离子可以为磷、砷、锑等，重掺杂的第一导电类型半导体衬底的典型浓度为1×1019cm-3~1×1020cm-3，轻掺杂的第一导电类型半导体外延层的典型浓度范围为1×1015cm-3~1×1016cm-3。
第二导电类型半导体场限环可设置在第一导电类型半导体外延层上部，并且位于第二导电类型半导体等位环与第一导电类型截止环之间。此外，第二导电类型半导体场限环的数量可以为一个或者为彼此相隔开的两个以上。
多个彼此相隔的第一介质层可分别覆盖第二导电类型半导体等位环、第一导电类型截止环、以及第二导电类型半导体场限环的上表面。第一介质层的数量可以为第二导电类型半导体场限环数量加上二。也就是说，在第二导电类型半导体等位环、第一导电类型截止环、以及每个第二导电类型半导体场限环的上表面上都形成一个第一介质层，各个第一介质层彼此相隔开。每个第一介质层上表面上可相应覆盖有一个导电场板；同时所述多个彼此相隔的第一介质层中的每两个第一介质层之间设置有一个第二介质层。每个第二介质层上表面可相应设置一个电阻（例如，多晶硅电阻），以在每两个相邻的导电场板之间形成一个电阻，且这两个相邻的导电场板与该电阻物理上处于相隔开的状态，但三者之间通过诸如金属互连线或多晶互连线实现串联电连接。也就是说，电阻的数量与第二介质层的数量相等，导电场板的数量与第一介质层的数量相等。这里，第一介质层的介电常数可高于二氧化硅，从而可以在介质层厚度不变的情况下增大电容的大小，缓解器件的开关振荡。第二介质层的厚度可大于第一介质层。
第三介质层覆盖所有电阻的上表面和所有导电场板的上表面。此外，第三介质层还可覆盖第一介质层的外漏的上表面和第二介质层的外漏的上表面。
图2示出了图1所制得的另一低电磁干扰功率器件终端结构的结构示意图。
如图2所示，本发明的另一个示例性实施例所制得的低电磁干扰功率器件终端结构可以由金属化漏极1、第一导电类型半导体衬底2、第一导电类型半导体外延层3、第二导电类型半导体主结4、第二导电类型半导体等位环5、第二导电类型半导体场限环61和62、第一导电类型截止环7、第一介质层81、82、805和807、导电场板91、92、905和907、电阻101、102和103、第二介质层11、金属化源极12和第三介质层13构成。
具体来讲，低电磁干扰功率器件终端结构包括从下至上依次层叠设置的金属化漏极1、第一导电类型半导体衬底2、第一导电类型半导体外延层3、金属化源极12。所述第一导电类型半导体外延层3上部具有第二导电类型半导体主结4、第二导电类型半导体等位环5和第一导电类型截止环7。所述第二导电类型半导体主结4与位于其正上方的金属化源极12直接接触。
所述第二导电类型半导体等位环5与所述第二导电类型半导体主结4相接触，所述第一导电类型截止环7位于远离第二导电类型半导体主结4的远端一侧。所述第二导电类型半导体等位环5和第一导电类型截止环7之间具有一个或两个以上的第二导电类型半导体场限环（记为：61、62、……6n，n为自然数，且n≥1）。
在所述等位环5和截止环7的上表面分别覆盖第一介质层（例如，HK介质层（记为805和807），在所述第二导电类型半导体场限环的上表面分别覆盖第一介质层（例如，HK介质层）（记为：81、82、……8n，n为自然数，n≥1），所述HK介质层上表面具有导电能力良好的场板（记为：905、907、91、92……9n，n为自然数，且n≥1）。HK介质是介电常数大于二氧化硅（K =3.9）的介电材料的泛称，常用的HK介质（高 K 材料）包括氮化物、铁电材料、金属氧化物等。
在相邻第一介质层之间具有第二介质层11（例如，可以为厚介质层），第二介质层11上表面具有电阻（记为：101、102……10n，n为自然数且n≥1）。相邻电阻与场板通过金属互连线或多晶互连线实现电学上的连接。电阻与场板上表面覆盖第三介质层13。第一介质层的介电常数高于二氧化硅。这里，第二介质层（例如，厚介质层）的厚度范围可以为0.5um~2um。
图4～图11分别示出了本发明的低电磁干扰功率器件终端结构制造工艺的一个示例性实施例的流程示意图。
如图4～11所示，在本发明的又一个示例性实施例中，低电磁干扰功率器件终端结构的制造工艺可通过以下过程实现。
首先，如图4所示，在第一导电类型半导体衬底2（例如，第一导电类型的重掺杂半导体衬底）上通过外延工艺，生长一层满足预定耐压要求且具有预定厚度的第一导电类型外延层3（例如，第一导电类型的轻掺杂外延层）。例如，该衬底和外延层材料可以为硅（Si）。例如，预定耐压要求可以为耐600V甚至更高；预定厚度可以为30um~40um范围的厚度。
如图5所示，旋转涂光刻胶，曝光显影，带胶注入第二导电类型离子（例如硼或铟）或该种离子化合物，去胶清洗后在扩散炉中通过高温扩散推结，杂质激活形成第二导电类型半导体主结4。
如图6所示，旋转涂光刻胶，曝光显影后带胶注入第二导电类型离子或该种离子化合物，去胶，清洗后在扩散炉中通过高温扩散推结，激活杂质形成第二导电类型等位环5和场限环61、62……6n，n≥1。
如图7所示，去胶清洗，再旋转涂光刻胶，曝光显影，带胶注入第一导电类型离子（例如磷、砷、锑等）或该种离子化合物，去胶清洗后在扩散炉中通过高温扩散推结，杂质激活形成第一导电类型截止环7，例如，第一导电类型半导体截止环。
淀积形成预定厚度的HK栅介质薄膜。例如，HK栅介质薄膜的厚度可以为0.2um ~0.5um或更小。所述薄膜可以由稀土靶材和钛靶材在含氧气体中溅射在衬底上得到。低压化学气相沉积预定厚度的多晶硅场板，使用补偿掺杂制造多晶硅场板。例如，用诸如硼等对多晶硅膜进行p型的本底掺杂，用诸如磷等进行n型补偿掺杂后，多晶硅场板材料得到净p型掺杂。其中，用硼进行的本底掺杂浓度不超过5×1019cm-3，n型补偿掺杂浓度不超过3×1018cm-3。例如，多晶硅场板的所述预定厚度可以在0.5um~1um的范围。
如图8所示，光刻、腐蚀，分别去掉多余的HK介质层和多晶硅场板；淀积介质层11。
如图9所示，在介质层11上形成多晶硅电阻，并实现其与重掺杂多晶硅场板的连接。
如图10所示，在多晶硅场板和多晶硅电阻上表面覆盖介质层13。
最后，如图11所示，通过金属溅射，硅片背面减薄工艺，金属化形成源极金属12和漏极金属1。
下面以第一导电类型半导体为n型硅，第二导电类型半导体为p型硅，来说明本发明图2或图11中的示例性实施例的工作机理。
平面型终端结构中，结深较浅，结曲率半径小，导致耐压降低。场限环可以有效地降低平面结表面曲率效应引起的高电场，提高击穿电压，场板可以有效地抑制表面电荷引起的低击穿。采用场限环与场板相结合的复合终端结构，有效减小了终端长度，增大了终端面积利用率，提高了终端结构的稳定性和可靠性。如图3所示，第二导电类型半导体等位环5与第二导电类型半导体主结4等电位，而第二导电类型半导体主结4与源极12直接接触，因此第二导电类型半导体等位环5的电位即为源极电位；而当漏极承受高压时，第一导电类型截止环7位于耗尽区之外，因此第一导电类型截止环7的电位即为漏极电位。在第二导电类型半导体等位环5的上表面覆盖第一介质层和场板，由半导体场限环、第一介质层和场板构成了金属-绝缘层-半导体结构（MIS电容结构）。该MIS结构与在右侧多晶硅电阻相连，形成了一个电阻-电容（RC）吸收单元；并在场限环（61、62、……6n，n≥1）以及截止环上方重复该RC单元，形成了RC吸收网络，该RC吸收网络放置于漏极电位和源极电位之间，因此实现了对漏端开关电压、电流振荡的有效缓解。因此，本发明提出的复合终端结构，在提高器件耐压的基础，有效缓解了器件的电磁干扰问题；且制作方法兼容性强，没有增加额外掩膜与过多工艺步骤。
综上所示，本发明能够在场限环和场板之间引入HK介质层，由半导体场限环、HK介质层和场板构成MIS电容结构，并与相邻的多晶硅电阻串联，从而在源极和漏极高电位之间形成了RC吸收网络，能够有效抑制功率器件在快速开关中产生的dv/dt和di/dt，缓解EMI噪声。此外，本发明的场限环可与主结同时扩散形成，且主结和场限环电场强度同时达到临界电场可获得较高的击穿电压，从而一方面增强了器件的耐压，一方面有效抑制了EMI噪声。
尽管上面已经结合示例性实施例及附图描述了本发明，但是本领域普通技术人员应该清楚，在不脱离权利要求的精神和范围的情况下，可以对上述实施例进行各种修改。
Claims (4)
1.一种低电磁干扰功率器件终端结构的制造工艺，其特征在于，所述制造工艺包括以下步骤：
S01，在第一导电类型半导体衬底上生长第一导电类型半导体外延层，所述第一导电类型半导体衬底的掺杂程度大于第一导电类型半导体外延层，且第一导电类型半导体衬底的典型浓度为1×1019cm-3～1×1020cm-3，第一导电类型半导体外延层的典型浓度为1×1015cm-3～1×1016cm-3；所述第一导电类型半导体外延层具有预定耐压要求和预定厚度，预定耐压要求为耐600V以上，预定厚度为30um～40um范围的厚度；
S02，旋转涂光刻胶，曝光显影后带胶注入第二导电类型离子或第二导电类型离子化合物，去胶，清洗后在扩散炉中通过高温扩散推结，激活杂质以在所述第一导电类型半导体外延层上部形成第二导电类型半导体主结、第二导电类型半导体等位环和第二导电类型半导体场限环，且第二导电类型半导体主结和第二导电类型半导体场限环同时扩散形成；
S03，去胶清洗，再旋转涂光刻胶，曝光显影，带胶注入第一导电类型离子或第一导电类型离子的化合物，去胶清洗后在扩散炉中通过高温扩散推结，杂质激活以在所述第一导电类型半导体外延层上部远离第二导电类型半导体主结的远端一侧形成第一导电类型截止环；
S04，淀积形成HK栅介质薄膜，沉积形成场板膜，对场板膜进行p型的本底掺杂，随后进行n型补偿掺杂后，以得到净p型掺杂的场板膜，其中，p型本底掺杂浓度不超过5×1019cm-3，n型补偿掺杂浓度不超过3×1018cm-3；
S05，光刻、腐蚀，分别去掉多余的HK栅介质薄膜和场板膜以相应形成多个彼此相隔的第一介质层、以及导电场板，以使所述多个彼此相隔的第一介质层分别覆盖第二导电类型半导体等位环、第一导电类型截止环、以及第二导电类型半导体场限环的上表面，且每个第一介质层上表面上相应覆盖有一个导电场板；所述第二导电类型半导体场限环的数量为一个或彼此相隔的两个以上，所述第一介质层的介电常数高于二氧化硅；
S06，在所述多个彼此相隔的第一介质层中每两个第一介质层之间淀积一个第二介质层；所述第二介质层的厚度范围为0.5um～2um，且第二介质层的厚度大于第一介质层；
S07，在每个第二介质层上形成一个电阻，将彼此相邻的电阻与导电场板串联电连接；
S08，将第三介质层覆盖在所有电阻的上表面和所有导电场板的上表面上；
S09，金属化以形成金属化源极和金属化漏极，其中，所述金属化源极位于第二导电类型半导体主结上方且二者直接接触，金属化漏极形成在第一导电类型半导体衬底的未生长第一导电类型半导体外延层的一面；
所述制造工艺所得到的低电磁干扰功率器件终端结构包括：从下至上依次层叠设置的金属化漏极、第一导电类型半导体衬底和第一导电类型半导体外延层，以及第二导电类型半导体主结、第二导电类型半导体等位环、第一导电类型截止环、第二导电类型半导体场限环、第一介质层、第二介质层、第三介质层、导电场板、电阻和金属化源极，其中，
第二导电类型半导体主结、第二导电类型半导体等位环和第一导电类型截止环设置在所述第一导电类型半导体外延层上部，且所述第二导电类型半导体主结与位于其正上方的金属化源极直接接触，所述第二导电类型半导体等位环与所述第二导电类型半导体主结相接触，所述第一导电类型截止环位于远离第二导电类型半导体主结的远端一侧；
所述第二导电类型半导体场限环设置在第一导电类型半导体外延层上部且位于所述第二导电类型半导体等位环与第一导电类型截止环之间；且所述第二导电类型半导体场限环的数量为两个以上；
多个彼此相隔的第一介质层分别覆盖等位环、截止环、以及第二导电类型半导体场限环的上表面，且每个第一介质层上表面上相应覆盖有一个导电场板，同时所述多个彼此相隔的第一介质层中每两个第一介质层之间设置有一个所述第二介质层，每个第二介质层上表面相应形成一个电阻，以在每两个相邻的所述导电场板之间形成一个电阻，并且，彼此相邻的电阻与导电场板之间串联电连接；
第三介质层覆盖所有电阻的上表面和所有导电场板的上表面。
2.根据权利要求1所述的低电磁干扰功率器件终端结构的制造工艺，其特征在于，所述第三介质层还覆盖第一介质层的外漏的上表面和第二介质层的外漏的上表面。
3.根据权利要求1所述的低电磁干扰功率器件终端结构的制造工艺，其特征在于，所述电阻为多晶硅电阻。
4.根据权利要求1所述的低电磁干扰功率器件终端结构的制造工艺，其特征在于，所述串联电连接通过金属互连线或多晶互连线实现。
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