CN110828460B - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN110828460B
CN110828460B CN201810923903.5A CN201810923903A CN110828460B CN 110828460 B CN110828460 B CN 110828460B CN 201810923903 A CN201810923903 A CN 201810923903A CN 110828460 B CN110828460 B CN 110828460B
Authority
CN
China
Prior art keywords
layer
forming
region
conductive structure
mask layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810923903.5A
Other languages
English (en)
Other versions
CN110828460A (zh
Inventor
王楠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201810923903.5A priority Critical patent/CN110828460B/zh
Priority to US16/535,436 priority patent/US11271001B2/en
Publication of CN110828460A publication Critical patent/CN110828460A/zh
Application granted granted Critical
Publication of CN110828460B publication Critical patent/CN110828460B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件及其形成方法，包括：提供基底，基底包括第一区、第二区和第三区，第二区位于第一区和第三区之间，第二区与第一区和第三区相邻；第一区基底内具有第一掺杂层，第三区基底内具有第二掺杂层，第一掺杂层和第二掺杂层相邻；在基底上形成覆盖第一掺杂层和第二掺杂层的介质层；在第二区的介质层上形成第一掩膜层和第二掩膜层，第二掩膜层覆盖第一掩膜层侧壁；以第一掩膜层和第二掩膜层为掩膜刻蚀第一区和第三区的介质层，形成第一沟槽，所述第一沟槽暴露出第一掺杂层和第二掺杂层；之后，去除第一掩膜层；去除第一掩膜层后，以第二掩膜层为掩膜刻蚀第二区的介质层，在第二区的介质层内形成第二沟槽。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体技术的不断发展，存储器呈现出高集成度、快速、低功耗的发展趋势。
从功能上将存储器分为随机存储器(RAM，Random Access Memory)和只读存储器(ROM，Read Only Memory)。随机存储器工作时，可以随时从任何一个指定的地址读出数据，也可以随时将数据写入任何一个指定的存储单元。随机存储器的读写操作方便，使用灵活。
随机存储器可以分为静态随机存储器(SRAM)和动态随机存储器(DRAM)。其中，静态随机存储器利用带有正反馈的触发器来实现存储数据，主要依靠持续的供电来保持数据的完整性。静态随机存储器在使用过程中不需要刷新。静态随机存储器已被广泛应用在计算机的高速缓存和频繁的数据处理中。
然而，现有技术中静态随机存储器的电学性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括第一区、第二区和第三区，所述第二区位于所述第一区和所述第三区之间，所述第二区与所述第一区和所述第三区相邻；在所述第一区内具有第一掺杂层；在所述第三区内具有第二掺杂层，且所述第二掺杂层和所述第一掺杂层相邻；在所述基底上形成介质层，所述介质层覆盖所述第一掺杂层和第二掺杂层；在第二区的介质层上形成第一掩膜层；在所述第一掩膜层侧壁形成第二掩膜层，所述第二掩膜层位于第二区的介质层上；以第一掩膜层和第二掩膜层为掩膜刻蚀第一区和第三区的介质层，分部在第一区和第三区的介质层内形成第一沟槽，所述第一沟槽底部分别暴露出第一掺杂层和第二掺杂层；形成第一沟槽后，去除所述第一掩膜层；去除所述第一掩膜层后，以所述第二掩膜层为掩膜刻蚀第二区的介质层，在第二区的介质层内形成第二沟槽。
可选的，所述第二掩膜层的材料包括：氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，所述第二掩膜层沿垂直于鳍部延伸方向且平行于基底水平方向的宽度为3nm～15nm。
可选的，所述第二掩膜层的形成方法包括：在介质层和第一掩膜层上形成第二掩膜材料层；回刻蚀所述第二掩膜材料层，直至暴露出第一掩膜层顶部表面，在第一掩膜层侧壁形成所述第二掩膜层。
可选的，所述第一掩膜层的材料包括：氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，所述第一掩膜层的形成方法包括：在介质层上初始第一掩膜层；在所述初始第一掩膜层表面形成图形化层，所述图形化层暴露出部分初始第一掩膜层的表面；以所述图形化层为掩膜，刻蚀所述初始第一掩膜层，在介质层上形成所述第一掩膜层。
可选的，所述第一掩膜层沿垂直于鳍部延伸方向且平行于基底水平方向的宽度为20nm～40nm。
可选的，所述基底还包括第一器件区和第二器件区，所述第一器件区与第二器件区相邻，所述第一器件区和第二器件区以第二区中心线为轴镜像分布，所述第一区位于第一器件区内，所述第三区位于第二器件区内。
可选的，所述基底内还具有第一鳍部、第二鳍部和第一栅极结构，所述第一鳍部位于基底第一区内，所述第二鳍部位于基底第二区内，所述第一栅极结构位于基底第一区、第二区和第三区，所述第一栅极结构横跨第一鳍部和第二鳍部并覆盖第一鳍部和第二鳍部部分侧壁和顶部表面，所述第一掺杂层位于第一栅极结构两侧的第一鳍部内，所述第二掺杂层位于第一栅极结构两侧的第二鳍部内，所述第二沟槽暴露出第一栅极结构。
可选的，所述基底内还具有第二栅极结构，所述第二栅极结构位于基底第二区内，所述第一掺杂层和第二掺杂层分别位于第二栅极结构两侧，所述第二沟槽暴露出部分所述第二栅极结构。
可选的，还包括：在所述第一沟槽内形成第一导电结构；在所述第二沟槽内形成第二导电结构。
可选的，所述第一导电结构的形成方法包括：在所述第一沟槽内和介质层上形成第一导电材料层；回刻蚀所述第一导电材料层，直至暴露出介质层表面，在所述第一沟槽内形成第一导电结构。
可选的，所述第二导电结构的形成方法包括：在所述第二沟槽内和介质层上形成第二导电材料层；回刻蚀所述第二导电材料层，直至暴露出介质层表面，在所述第二沟槽内形成第二导电结构。
可选的，形成所述第一导电结构后，形成所述第二导电结构。
可选的，去除第一掩膜层前，在所述第一沟槽内形成所述第一导电结构；所述第二导电结构的形成方法包括：在所述第二沟槽内、第一导电结构上和介质层上形成第二导电材料层；回刻蚀所述第二导电材料层，直至暴露出介质层和第一导电结构顶部表面，在所述第二沟槽内形成第二导电结构。
可选的，形成所述第一导电结构的过程中形成所述第二导电结构。
可选的，所述第一导电结构和第二导电结构的形成方法包括：在第一沟槽内、第二沟槽内和介质层表面形成初始导电材料层；平坦化所述初始导电材料层，直至暴露出介质层表面，在所述第一沟槽内形成所述第一导电结构，在所述第二沟槽内形成所述第二导电结构。
可选的，还包括：形成第一导电结构和第二导电结构后，去除所述第二掩膜层，暴露出第二区内第二导电结构两侧的介质层表面。
可选的，还包括：形成第二沟槽后，形成第一导电结构和第二导电结构前，去除所述第二掩膜层，暴露出第二区内第二沟槽两侧的介质层表面。
相应的，本发明还提供一种采用上述任一项方法所形成的半导体器件。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明提供的半导体器件的形成方法中，以所述第一掩膜层和第二掩膜层为掩膜刻蚀介质层，形成第一沟槽，第一掩膜层和第二掩膜层共同决定了第一沟槽的位置。以第二掩膜层为掩膜刻蚀第二区介质层，在第二区介质层内形成第二沟槽，第二掩膜层决定了第二沟槽的位置，第二掩膜层的厚度决定了第一沟槽和第二沟槽之间的距离。由于第二掩膜层位于第一掩膜层侧壁，则第二沟槽距离第一区内的第一沟槽的距离和第二沟槽距离第三区内的第二沟槽的距离相等，则第二沟槽与第一区和第三区的两个第一沟槽之间的介质层厚度相等，后续在第一沟槽内形成第一导电结构，在第二沟槽内形成第二导电结构，则第二导电结构到第一区和第三区的第一导电结构之间的介质层厚度相等，第一导电结构和第二导电结构之间隔离效果较好，从而使得半导体器件的性能得到提升。
附图说明
图1至图2是一种SRAM器件的结构示意图；
图3至图12是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
图1至图2是一种SRAM器件的结构示意图。
一种SRAM器件，请参考图1和图2，图1为半导体器件的俯视图，图2为沿图1中切割线M-M1的截面示意图，基底100，所述基底100包括相邻的器件区I，所述相邻器件区I沿轴S-S1镜像连接，所述器件区I基底100表面具有鳍部110和隔离层101，所述隔离层101覆盖部分鳍部110侧壁，且相邻器件区I的鳍部110相邻；横跨相邻器件区I的相邻鳍部110的栅极结构120；位于器件区I栅极结构120两侧的鳍部110内的源漏掺杂层130，且相邻器件区I的源漏掺杂层130相邻；位于基底表面的介质层140，所述介质层140覆盖器件区I和相邻器件区I的源漏掺杂层130顶部表面以及栅极结构120顶部和侧壁表面；位于介质层140内的第一导电结构150和第二导电结构，所述第一导电结构150横跨源漏掺杂层130，覆盖部分源漏掺杂层130顶部和侧壁表面，所述第二导电结构160覆盖部分栅极结构120顶部表面。
上述实施中，第一导电结构用于连接第一金属互连层和源漏掺杂层，第二导电结构用于连接第一金属互连层与栅极结构。形成第一导电结构后，形成第二导电结构，形成第二导电结构的过程中，需要用到光刻工艺形成沟槽，因为光刻工艺的精度限制，容易导致沟槽的位置发生偏差，使得沟槽与相邻的两个第一导电结构150之间的距离不相等，若所述第二导电结构160与所述第一导电结构150之间介质层过薄时，容易漏电；尤其是当所述沟槽发生严重偏移时，还容易导致第一导电结构150和第二导电结构之间发生桥接，从而导致所形成的半导体器件性能不佳。
本发明通过在第一掩膜层侧壁形成第二掩膜层，第一掩膜层和第二掩膜层定义第一沟槽的位置，第二掩膜层定义第二沟槽的位置，使得第二沟槽和相邻第一沟槽之间的介质层距离相等，后续在第一沟槽内形成的第一导电结构，在第二沟槽内形成第二导电结构，第二导电结构与相邻的第一导电结构之间的介质层距离相同，隔离效果好，同时第二掩膜层的宽度易于控制，减少第二导电结构与相邻的第一导电结构之间发生漏电的概率，所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明一实施例中半导体器件形成过程的结构示意图。
请参考图3和图4，图3为半导体器件的俯视图，图4为沿图3中切割线N-N1的截面示意图，提供基底，所述基底包括第一区A、第二区B和第三区C，所述第二区B位于所述第一区A和所述第三区C之间，所述第二区B与所述第一区A和所述第三区C相邻。
本实施例中，所述基底还包括第一器件区和第二器件区，所述第一器件区与第二器件区相邻，所述第一器件区和第二器件区以第二区B中心线S2-S3为轴镜像分布，所述第一区A位于第一器件区内，所述第三区C位于第二器件区内。
在所述第一区A的基底内具有第一掺杂层231；在所述第三区C的基底内具有第二掺杂层232，且所述第二掺杂层232和所述第一掺杂层231相邻。
图3中仅示出了所述半导体器件中相邻的第一器件区和第二器件区。
本实施例中，所述第一器件区和第二器件区用于形成静态随机存取存储器。
在一实施例中，所述第一器件区和第二器件区用于形成PMOS晶体管或者NMOS晶体管。
所述基底内还具有第一鳍部211、第二鳍部212和第一栅极结构220，所述第一鳍部211位于基底第一区A内，所述第二鳍部212位于基底第三区C内，所述第一栅极结构220位于基底第一区A、第二区B和第三区C上，所述第一栅极结构220横跨第一鳍部211和第二鳍部212，覆盖第一鳍部211和第二鳍部212部分侧壁和顶部表面，所述第一掺杂层231位于第一栅极结构220两侧的第一鳍部211内，所述第二掺杂层232位于第二栅极结构220两侧的第二鳍部212内。
本实施例中，第一鳍部211和第二鳍部212作为传输晶体管和下拉晶体管的鳍部。
所述基底还包括半导体衬底200，所述第一鳍部211、第二鳍部212和第一栅极结构220位于半导体衬底200上。
所述半导体衬底200的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料，其中硅材料包括单晶硅、多晶硅或非晶硅。所述半导体衬底200还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料。
本实施例中，所述半导体衬底200的材料为单晶硅。
本实施例中，所述第一鳍部211和第二鳍部212通过图形化所述半导体衬底200而形成。
本实施例中，所述第一鳍部211和第二鳍部212的材料为单晶硅。在其它实施例中，所述第一鳍部211和第二鳍部212的材料为单晶锗硅或者其它半导体材料。
本实施例中，还包括：在所述半导体衬底200上形成隔离层201，所述隔离层201，所述隔离层201覆盖所述第一鳍部211和第二鳍部212的部分侧壁表面。所述隔离层201的材料包括氧化硅。
本实施例中，所述第一栅极结构220包括栅介质层和位于栅介质层上的栅极层。所述栅介质层的材料为高K(K大于3.9)介质材料，所述栅极层的材料为金属，如钨。
在所述基底上形成介质层240，所述介质层240覆盖所述第一掺杂层231和第二掺杂层232。
本实施例中，所述介质层240包括第一层间介质层和第二层间介质层，所述第一层介质层覆盖第一栅极结构220侧壁，所述第二层介质层覆盖第一栅极结构220顶部表面。
所述第一栅极结构220的形成方法包括：在半导体衬底200上形成横跨第一鳍部211和第二鳍部212的第一伪栅极结构；形成覆盖半导体衬底200、第一鳍部211顶部和侧壁、第二鳍部212顶部和侧壁以及第一伪栅极结构侧壁的第一层介质层；形成第一层介质层后，去除第一伪栅极结构，在第一层介质层内形成栅开口；在所述栅开口内形成所述第一栅极结构220。
本实施例中，形成第一层介质层之前，还包括：在第一伪栅极结构两侧的第一鳍部211内形成第一掺杂层231；在第一伪栅极结构两侧的第二鳍部212内形成第二掺杂层232。
所述第一掺杂层231和第二掺杂层232的形成工艺包括：外延工艺或离子注入工艺。
本实施例中，所述第一掺杂层231和第二掺杂层232的形成工艺为外延工艺。
所述第一掺杂层231的形成方法包括：在第一伪栅极结构两侧的第一鳍部210内形成第一凹槽；在所述第一凹槽内外延形成所述第一掺杂层231。
所述第二掺杂层232的形成方法包括：在第一伪栅极结构两侧的第二鳍部212内形成第二凹槽；在所述第二凹槽内外延形成所述第二掺杂层232。
在一实施例中，所述第一掺杂层231和第二掺杂层232采用离子注入工艺而形成。对第一伪栅极结构两侧的第一鳍部和第二鳍部进行离子注入，形成第一掺杂层和第二掺杂层。
本实施例中，所述第一掺杂层231和第二掺杂层232顶部具有保护层，所述保护层在形成其他不同类型掺杂层时保护第一掺杂层231和第二掺杂层232。
所述保护层的材料与介质层的材料不同。所述保护层的材料包括：氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，所述保护层的材料为氮化硅。介质层的材料为氧化硅，氮化硅相对于氧化硅具有很好的刻蚀选择比，在后续刻蚀介质层时，能够保证去除氧化硅的同时，对氮化硅的刻蚀较少，能很好的保护第一掺杂层231和第二掺杂层232。
所述第一掺杂层231和第二掺杂层232具有源漏离子。
当所述半导体器件的类型为N型时，源漏离子的导电类型为N型，如磷离子；当所述半导体器件的类型为P型时，源漏离子的导电类型为P型，如硼离子。
形成第一栅极结构220、第一掺杂层231和第二掺杂层232后，在所述第一层介质层、第一栅极结构220上形成第二层介质层，所述第二层介质层覆盖隔离层201表面、鳍部210表面、第一栅极结构220顶部表面、第一掺杂层231和第二掺杂层232顶部和侧壁表面。
在一实施例中，所述第一器件区和第二器件区用于形成PMOS晶体管或者NMOS晶体管。
所述基底内还具有第二栅极结构，所述第二栅极结构位于基底第二区内，所述第一掺杂层和第二掺杂层分别位于第二栅极结构两侧。
参考图5，在第二区B的介质层240上形成第一掩膜层202。
所述第一掩膜层202和第二掩膜层203决定了后续形成的第一沟槽的位置，且所述第一掩膜层202的尺寸决定了第二沟槽的尺寸。
所述第一掩膜层202的材料包括：氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
所述第一掩膜层202的形成方法包括：在介质层240上初始第一掩膜层(未图示)；在所述初始第一掩膜层表面形成图形化层(未图示)，所述图形化层暴露出部分初始第一掩膜层的表面；以所述图形化层为掩膜，刻蚀所述初始第一掩膜层，在介质层240上形成所述第一掩膜层202。
所述第一掩膜层202沿垂直于鳍部延伸方向且平行于基底水平方向的宽度为20nm～40nm。
所述第一掩膜层202的尺寸决定了后续形成的第二沟槽沿垂直于鳍部延伸方向且平行于基底水平方向的宽度。
参考图6，在所述第一掩膜层202侧壁形成第二掩膜层203，所述第二掩膜层203位于第二区B的介质层240表面。
所述第二掩膜层203为形成第二沟槽时的掩膜层。
所述第二掩膜层203的材料包括：氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
所述第二掩膜层203的形成方法包括：在介质层240和第一掩膜层202上形成第二掩膜材料层(未图示)；回刻蚀所述第二掩膜材料层，直至暴露出第一掩膜层202顶部表面，在第一掩膜层202侧壁形成所述第二掩膜层203。
所述第二掩膜层203沿垂直于鳍部延伸方向且平行于基底水平方向的宽度为3nm～15nm。
所述第二掩膜层203的尺寸决定了后续形成的第二沟槽与第一沟槽沿垂直于鳍部延伸方向且平行于基底水平方向的距离。
所述第二掩膜层203位于第一掩膜层202两侧侧壁，厚度相等，后续形成的第二沟槽与相邻两个第一沟槽的距离相等。
参考图7和图8，图8为图3基础上示意图，图7为沿图8中切割线N-N1的截面示意图，以第一掩膜层202和第二掩膜层203为掩膜刻蚀第一区A和第三区C的介质层240，分别在第一区A和第三区C的介质层240内形成第一沟槽204。
所述第一沟槽204底部分别暴露出第一掺杂层231和第二掺杂层232。
所述第一沟槽204底部暴露出部分第一掺杂层231和第二掺杂层232顶部和侧壁以及部分隔离层201顶部表面。
本实施例中，所述第一掺杂层231和第二掺杂层232顶部具有保护层，所述第一沟槽204的形成方法还包括：去除第一沟槽204底部暴露出的第一掺杂层231和第二掺杂层232表面的保护层。
所述第一沟槽204为后续形成第一导电结构提供空间。
所述第一掩膜层202和第二掩膜层203的尺寸决定了相邻器件区的第一沟槽202之间的距离。
参考图9，形成第一沟槽204后，去除所述第一掩膜层202。
去除所述第一掩膜层202工艺包括：干法刻蚀工艺。
去除所述第一掩膜层202，后续以第二掩膜层203为掩膜，形成第二沟槽205。
去除所述第一掩膜层202后，第二掩膜层203之间的尺寸决定了后续形成的第二沟槽203的尺寸。
参考图10，去除所述第一掩膜层202后，以所述第二掩膜层203为掩膜刻蚀第二区B的介质层240，在第二区B的介质层240内形成第二沟槽205。
所述介质层240包括第一层介质层和第二层介质层。
具体的，以所述第二掩膜层203为掩膜刻蚀第二区B的第二层介质层，直至暴露出第一栅极结构220顶部表面，在第二区B的介质层240内形成第二沟槽205。
本实施例中，所述第二沟槽205暴露出第一栅极结构220顶部表面。
所述第二沟槽205为后续形成第二导电结构提供空间。
所述第二掩膜层203决定了第二沟槽205的位置和形状。
所述第二沟槽205与相邻第一沟槽204之间的距离由第二掩膜层203的尺寸决定，所述第二掩膜层203位于第一掩膜层202两侧侧壁且厚度相等，故第二沟槽205与相邻两个第一沟槽204的距离相等，则第二沟槽与第一区A和第三区C的两个第一沟槽204之间的介质层厚度相等，后续在第一沟槽204内形成第一导电结构，在第二沟槽205内形成第二导电结构，则第二导电结构到第一区A和第三区C的第一导电结构之间的介质层厚度相等，第一导电结构和第二导电结构之间隔离效果较好，从而使得半导体器件的性能得到提升。
在一实施例中，所述第二沟槽暴露出第二栅极结构顶部表面。
本实施例中，还包括：在所述第一沟槽204内形成第一导电结构；在所述第二沟槽内形成第二导电结构。
所述第一导电结构位于第一区A和第三区C内。
所述第二导电结构位于第二区B内。
所述第一导电结构用于将第一掺杂层231或第二掺杂层232与后续形成的第一金属互连层相连接。
所述第二导电结构用于将第一栅极结构220与后续形成的第一金属互连层相连接。
所述第一导电结构的形成方法包括：在所述第一沟槽204内和介质层240上形成第一导电材料层；回刻蚀所述第一导电材料层，直至暴露出介质层240表面，在所述第一沟槽204内形成第一导电结构。
所述第二导电结构的形成方法包括：在所述第二沟槽205内和介质层240上形成第二导电材料层；回刻蚀所述第二导电材料层，直至暴露出介质层240表面，在所述第二沟槽205内形成第二导电结构。
在一实施例中，在第一沟槽204内形成第一导电结构后，在第二沟槽205内形成第二导电结构。
在一实施例中，去除第一掩膜层202前，在所述第一沟槽204内形成所述第一导电结构。
在另一实施例中，去除第一掩膜层后，形成第二沟槽前，在所述第一沟槽204内形成所述第一导电结构。
所述第二导电结构的形成方法包括：在所述第二沟槽205内、第一导电结构上和介质层240上形成第二导电材料层；回刻蚀所述第二导电材料层，直至暴露出介质层240表面，在所述第二沟槽205内形成第二导电结构。
在一实施例中，形成第二沟槽205后，形成第一导电结构和第二导电结构前，去除所述第二掩膜层203，暴露出第二沟槽205两侧的第一区介质层240表面。
在另一实施例中，形成第一导电结构和第二导电结构后，去除所述第二掩膜层，暴露出第二区内第二导电结构两侧的介质层表面。
本实施例中，形成所述第一导电结构的过程中形成所述第二导电结构。
在形成所述第一导电结构和所述第二导电结构的过程中，去除所述第二掩膜层203。
参考图11，在第一沟槽204内、第二沟槽205内和介质层240表面形成初始导电材料层250。
本实施例中，所述初始导电材料层250覆盖第二掩膜层203顶部和侧壁表面。
所述初始导电材料层250的材料为金属，如钨、钴、钛或镍。
本实施例中，所述初始导电材料层250的材料为钨。
形成初始导电材料层250的工艺为沉积工艺，如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
形成所述初始导电材料层250之前，还包括在第一沟槽204底部暴露出的第一掺杂层231和第二掺杂层232表面和侧壁表面以及第二沟槽205暴露出的第一栅极结构的顶部表面形成金属层(未图示)。
所述金属层还位于介质层240上。
所述金属层的材料包括T、Co或N。
形成金属层的工艺为沉积工艺，如溅射工艺。
形成金属层后，对所述金属层和第一掺杂层231和第二掺杂层232以及金属层和栅极层进行退火处理，在第一沟槽204暴露出的第一掺杂层231和第二掺杂层232表面形成金属硅化物层(未图示)。
本实施例中，进行退火处理时，金属层的原子扩散至第一掺杂层231和第二掺杂层232以及栅极层而与第一掺杂层231和第二掺杂层232以及栅极层的材料反应形成金属硅化物层。
本实施例中，由于第一掺杂层231和第二掺杂层232的表面材料中掺杂有源漏离子，因此金属硅化物层中掺杂有源漏离子，降低了金属硅化物层的电阻。
本实施例中，在进行后续的退火处理之前，还在金属层表面形成阻挡层(未图示)。所述阻挡层的材料包括氮化钛或氮化钽。形成所述阻挡层的工艺为沉积工艺，如溅射工艺。
本实施例中，阻挡层在退火处理之前形成，在进行退火处理的过程中，阻挡层能够保护金属层，阻挡退火处理对金属层造成氧化。
在其它实施例中，阻挡层在退火之后形成。
在其它实施例中，不形成阻挡层。
参考图12，平坦化所述初始导电材料层250，直至暴露出介质层240表面，在第一沟槽204内形成所述第一导电结构260，在第二沟槽205内形成所述第二导电结构270。
所述第一导电结构260延伸方向与第一栅极结构220延伸方向一致，所述第一导电结构260覆盖部分第一掺杂层231和第二掺杂层232顶部和侧壁表面。
所述第二导电结构270延伸方向与第一栅极结构220延伸方向垂直且平行于半导体衬底200，所述第二导电结构270覆盖部分第一栅极结构220顶部表面，与第一栅极结构220导通。
所述第二导电结构270与第一区A和第三区C内的第一导电结构260之间的距离相等，第一导电结构和第二导电结构之间隔离效果较好，从而使得半导体器件的性能得到提升。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区、第二区和第三区，所述第二区位于所述第一区和所述第三区之间，所述第二区与所述第一区和所述第三区相邻；
在所述第一区基底内具有第一掺杂层；
在所述第三区基底内具有第二掺杂层，且所述第二掺杂层和所述第一掺杂层相邻；
在所述基底上形成介质层，所述介质层覆盖所述第一掺杂层和第二掺杂层；
在第二区的介质层上形成第一掩膜层；
在所述第一掩膜层侧壁形成第二掩膜层，所述第二掩膜层位于第二区的介质层上；
以第一掩膜层和第二掩膜层为掩膜刻蚀第一区和第三区的介质层，分别在第一区和第三区的介质层内形成第一沟槽，所述第一沟槽底部分别暴露出第一掺杂层和第二掺杂层；
形成第一沟槽后，去除所述第一掩膜层；
去除所述第一掩膜层后，以所述第二掩膜层为掩膜刻蚀第二区的介质层，在第二区的介质层内形成第二沟槽；
在所述第一沟槽内形成第一导电结构；在所述第二沟槽内形成第二导电结构。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二掩膜层的材料包括：氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二掩膜层沿垂直于鳍部延伸方向且平行于基底水平方向的宽度为3nm～15nm。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二掩膜层的形成方法包括：在介质层和第一掩膜层上形成第二掩膜材料层；回刻蚀所述第二掩膜材料层，直至暴露出第一掩膜层顶部表面，在第一掩膜层侧壁形成所述第二掩膜层。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掩膜层的材料包括：氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掩膜层的形成方法包括：在介质层上初始第一掩膜层；在所述初始第一掩膜层表面形成图形化层，所述图形化层暴露出部分初始第一掩膜层的表面；以所述图形化层为掩膜，刻蚀所述初始第一掩膜层，在介质层上形成所述第一掩膜层。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掩膜层沿垂直于鳍部延伸方向且平行于基底水平方向的宽度为20nm～40nm。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述基底还包括第一器件区和第二器件区，所述第一器件区与第二器件区相邻，所述第一器件区和第二器件区以第二区中心线为轴镜像分布，所述第一区位于第一器件区内，所述第三区位于第二器件区内。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述基底内还具有第一鳍部、第二鳍部和第一栅极结构，所述第一鳍部位于基底第一区内，所述第二鳍部位于基底第三区内，所述第一栅极结构位于基底第一区、第二区和第三区，所述第一栅极结构横跨第一鳍部和第二鳍部并覆盖第一鳍部和第二鳍部部分侧壁和顶部表面，所述第一掺杂层位于第一栅极结构两侧的第一鳍部内，所述第二掺杂层位于第一栅极结构两侧的第二鳍部内，所述第二沟槽暴露出第一栅极结构。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述基底内还具有第二栅极结构，所述第二栅极结构位于基底第二区内，所述第一掺杂层和第二掺杂层分别位于第二栅极结构两侧，所述第二沟槽暴露出部分所述第二栅极结构。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一导电结构的形成方法包括：在所述第一沟槽内和介质层上形成第一导电材料层；回刻蚀所述第一导电材料层，直至暴露出介质层表面，在所述第一沟槽内形成第一导电结构。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二导电结构的形成方法包括：在所述第二沟槽内和介质层上形成第二导电材料层；回刻蚀所述第二导电材料层，直至暴露出介质层表面，在所述第二沟槽内形成第二导电结构。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一导电结构后，形成所述第二导电结构。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，去除第一掩膜层前，在所述第一沟槽内形成所述第一导电结构；所述第二导电结构的形成方法包括：在所述第二沟槽内、第一导电结构上和介质层上形成第二导电材料层；回刻蚀所述第二导电材料层，直至暴露出介质层和第一导电结构顶部表面，在所述第二沟槽内形成第二导电结构。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一导电结构的过程中形成所述第二导电结构。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述第一导电结构和第二导电结构的形成方法包括：在第一沟槽内、第二沟槽内和介质层表面形成初始导电材料层；平坦化所述初始导电材料层，直至暴露出介质层表面，在所述第一沟槽内形成所述第一导电结构，在所述第二沟槽内形成所述第二导电结构。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：形成第一导电结构和第二导电结构后，去除所述第二掩膜层，暴露出第二区内第二导电结构两侧的介质层表面。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：形成第二沟槽后，形成第一导电结构和第二导电结构前，去除所述第二掩膜层，暴露出第二区内第二沟槽两侧的介质层表面。
19.一种采用权利要求1至18任一项方法所形成的半导体器件。
CN201810923903.5A 2018-08-14 2018-08-14 半导体器件及其形成方法 Active CN110828460B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201810923903.5A CN110828460B (zh) 2018-08-14 2018-08-14 半导体器件及其形成方法
US16/535,436 US11271001B2 (en) 2018-08-14 2019-08-08 Semiconductor device and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810923903.5A CN110828460B (zh) 2018-08-14 2018-08-14 半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN110828460A CN110828460A (zh) 2020-02-21
CN110828460B true CN110828460B (zh) 2022-07-19

Family

ID=69523361

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810923903.5A Active CN110828460B (zh) 2018-08-14 2018-08-14 半导体器件及其形成方法

Country Status (2)

Country Link
US (1) US11271001B2 (zh)
CN (1) CN110828460B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113497042B (zh) * 2020-03-20 2024-05-28 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN114068395B (zh) * 2020-07-31 2024-03-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11908910B2 (en) * 2020-10-27 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having embedded conductive line and method of fabricating thereof

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070069914A (ko) * 2005-12-28 2007-07-03 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR100876079B1 (ko) * 2007-06-26 2008-12-26 삼성전자주식회사 배선 구조물 형성 방법
CN103066005A (zh) * 2011-10-20 2013-04-24 台湾积体电路制造股份有限公司 形成集成电路的方法
CN104022116A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 静态存储单元及其形成方法
CN105336667A (zh) * 2014-06-20 2016-02-17 中芯国际集成电路制造(北京)有限公司 一种半导体器件的制造方法
CN105336572A (zh) * 2014-07-28 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105826266A (zh) * 2015-01-06 2016-08-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、静态随机存储器单元
CN106328498A (zh) * 2015-06-23 2017-01-11 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN106611711A (zh) * 2015-10-22 2017-05-03 中芯国际集成电路制造(北京)有限公司 半导体器件的形成方法
CN107039335A (zh) * 2016-02-03 2017-08-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107039333A (zh) * 2016-02-03 2017-08-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107706153A (zh) * 2016-08-09 2018-02-16 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0122315B1 (ko) * 1993-12-27 1997-11-26 김주용 고집적 반도체 소자의 미세패턴 형성방법
US6887627B2 (en) * 2002-04-26 2005-05-03 Macronix International Co., Ltd. Method of fabricating phase shift mask
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
CN100555579C (zh) * 2005-03-28 2009-10-28 美光科技公司 集成电路制造
KR100640640B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법
US7521348B2 (en) * 2006-10-23 2009-04-21 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having fine contact holes
US20080286698A1 (en) * 2007-05-18 2008-11-20 Haoren Zhuang Semiconductor device manufacturing methods
US7935477B2 (en) * 2007-11-30 2011-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench
KR100961203B1 (ko) * 2008-04-29 2010-06-09 주식회사 하이닉스반도체 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법
KR101540083B1 (ko) * 2008-10-22 2015-07-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US7829951B2 (en) * 2008-11-06 2010-11-09 Qualcomm Incorporated Method of fabricating a fin field effect transistor (FinFET) device
US9362290B2 (en) * 2010-02-08 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell layout
JP2011258822A (ja) * 2010-06-10 2011-12-22 Toshiba Corp 半導体装置の製造方法
US8455342B2 (en) * 2011-10-17 2013-06-04 Nyquest Technology Corporation Limited Mask ROM fabrication method
US8669186B2 (en) * 2012-01-26 2014-03-11 Globalfoundries Inc. Methods of forming SRAM devices using sidewall image transfer techniques
US9006107B2 (en) * 2012-03-11 2015-04-14 United Microelectronics Corp. Patterned structure of semiconductor device and fabricating method thereof
US8796812B2 (en) * 2012-07-30 2014-08-05 International Business Machines Corporation Self-aligned trench over fin
CN103632928A (zh) * 2012-08-29 2014-03-12 中芯国际集成电路制造(上海)有限公司 自对准双重图形的形成方法
KR102068980B1 (ko) * 2013-08-01 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN104752353B (zh) * 2013-12-30 2017-11-03 中芯国际集成电路制造(上海)有限公司 Sram单元的形成方法
JP6366412B2 (ja) * 2014-08-01 2018-08-01 キヤノン株式会社 パターン形成方法
KR102323251B1 (ko) * 2015-01-21 2021-11-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
KR20160091164A (ko) * 2015-01-23 2016-08-02 삼성전자주식회사 미세 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
US9425047B1 (en) * 2015-02-19 2016-08-23 Sandisk Technologies Llc Self-aligned process using variable-fluidity material
KR102337410B1 (ko) * 2015-04-06 2021-12-10 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR20170000134A (ko) * 2015-06-23 2017-01-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9431399B1 (en) * 2015-12-15 2016-08-30 International Business Machines Corporation Method for forming merged contact for semiconductor device
US9653295B1 (en) * 2016-01-07 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a static random access memory
JP6652451B2 (ja) * 2016-06-14 2020-02-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20180033989A (ko) * 2016-09-27 2018-04-04 에스케이하이닉스 주식회사 스페이서 패터닝 기술을 이용한 미세 패턴 형성방법
CN108281425B (zh) * 2017-01-06 2020-12-22 中芯国际集成电路制造(上海)有限公司 存储器结构及其形成方法
US9911736B1 (en) * 2017-06-14 2018-03-06 Globalfoundries Inc. Method of forming field effect transistors with replacement metal gates and contacts and resulting structure
CN107993925B (zh) * 2017-11-27 2020-04-10 长江存储科技有限责任公司 一种自对准四重图形技术
US10741450B2 (en) * 2017-11-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a metal gate and formation method thereof

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070069914A (ko) * 2005-12-28 2007-07-03 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR100876079B1 (ko) * 2007-06-26 2008-12-26 삼성전자주식회사 배선 구조물 형성 방법
CN103066005A (zh) * 2011-10-20 2013-04-24 台湾积体电路制造股份有限公司 形成集成电路的方法
CN104022116A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 静态存储单元及其形成方法
CN105336667A (zh) * 2014-06-20 2016-02-17 中芯国际集成电路制造(北京)有限公司 一种半导体器件的制造方法
CN105336572A (zh) * 2014-07-28 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105826266A (zh) * 2015-01-06 2016-08-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、静态随机存储器单元
CN106328498A (zh) * 2015-06-23 2017-01-11 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN106611711A (zh) * 2015-10-22 2017-05-03 中芯国际集成电路制造(北京)有限公司 半导体器件的形成方法
CN107039335A (zh) * 2016-02-03 2017-08-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107039333A (zh) * 2016-02-03 2017-08-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107706153A (zh) * 2016-08-09 2018-02-16 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Also Published As

Publication number Publication date
US11271001B2 (en) 2022-03-08
CN110828460A (zh) 2020-02-21
US20200058655A1 (en) 2020-02-20

Similar Documents

Publication Publication Date Title
CN105702568B (zh) 静态随机存取存储器的制造方法与半导体装置的制造方法
US6194301B1 (en) Method of fabricating an integrated circuit of logic and memory using damascene gate structure
US7781282B2 (en) Shared contact structure, semiconductor device and method of fabricating the semiconductor device
US7566620B2 (en) DRAM including a vertical surround gate transistor
EP1938378B1 (en) Dram gain cell with side and top gated read transistor
CN110896075B (zh) 集成电路存储器及其制备方法
CN108573927B (zh) 半导体结构及其形成方法
CN110828460B (zh) 半导体器件及其形成方法
US11810860B2 (en) Semiconductor device with conductive structure and insulation layer of different width
US11950400B2 (en) Semiconductor device and forming method thereof
CN111354641B (zh) 半导体器件及其形成方法
CN110473832B (zh) 半导体结构及形成方法、静态随机存取存储器及形成方法
US11770922B2 (en) Semiconductor device
US10847520B2 (en) Static random access memory and fabrication methods thereof
CN110875183B (zh) 半导体器件及其形成方法
CN112992777A (zh) 半导体器件及其形成方法
US20230013653A1 (en) Memory device and method for forming same
CN110534432B (zh) 半导体器件及其形成方法
CN117915661A (zh) 半导体结构及半导体结构的制造方法
KR100362195B1 (ko) 에스램 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant