CN114068395B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，基底上有栅极结构，栅极结构两侧的基底内有源漏掺杂层，栅极结构露出的基底上有第一介质层，沿栅极结构延伸方向，基底包括多个相邻的器件单元区；在器件单元区交界处的第一介质层顶部形成阻挡层；以阻挡层为掩膜刻蚀部分厚度的第一介质层，在栅极结构两侧的第一介质层中形成露出源漏掺杂层顶部的开口；在开口露出的源漏掺杂层顶部形成底部源漏插塞；在底部源漏插塞顶部形成第二介质层，第二介质层覆盖阻挡层侧壁；在第二介质层内形成电连接底部源漏插塞的顶部源漏插塞，相邻器件单元区中的顶部源漏插塞通过阻挡层相隔离。本发明通过阻挡层提高了顶部源漏插塞与相对应的底部源漏插塞的对准精度。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。晶体管结构内的接触孔插塞包括位于栅极结构表面的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂层表面的源漏接触孔插塞，用于实现源漏掺杂层与外部电路的连接。
目前，为实现晶体管面积的进一步缩小，引入了有源栅极接触孔插塞(ContactOver Active Gate，COAG)工艺。与传统的栅极接触孔插塞位于隔离区域的栅极结构上方相比，COAG工艺能够把栅极接触孔插塞做到有源区(Active Area，AA)的栅极结构上方，从而进一步节省芯片的面积。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，所述栅极结构露出的基底上形成有第一介质层，所述第一介质层覆盖所述源漏掺杂层，沿所述栅极结构的延伸方向，所述基底包括多个相邻的器件单元区；在所述器件单元区交界处的所述第一介质层顶部形成阻挡层；以所述阻挡层为掩膜，刻蚀部分厚度的所述第一介质层，在所述栅极结构两侧的所述第一介质层中形成露出所述源漏掺杂层的开口；在所述开口露出的所述源漏掺杂层顶部形成底部源漏插塞；在所述底部源漏插塞的顶部形成第二介质层，所述第二介质层覆盖所述阻挡层侧壁；在所述第二介质层内形成电连接所述底部源漏插塞的顶部源漏插塞，相邻所述器件单元区中的所述顶部源漏插塞通过所述阻挡层相隔离。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括多个相邻的器件单元区；栅极结构，位于所述基底上，所述栅极结构的延伸方向和所述器件单元区的排列方向相同；源漏掺杂层，位于所述栅极结构两侧的基底内；第一介质层，位于所述栅极结构露出的基底上，所述第一介质层覆盖所述栅极结构的侧壁，且在所述器件单元区中，所述栅极结构两侧的第一介质层露出所述源漏掺杂层的顶部；阻挡层，位于所述器件单元区交界处的所述第一介质层顶部；底部源漏插塞，位于所述第一介质层露出的源漏掺杂层顶部；第二介质层，位于所述底部源漏插塞的顶部，所述第二介质层覆盖所述阻挡层侧壁；顶部源漏插塞，贯穿所述底部源漏插塞上方的所述第二介质层且电连接所述底部源漏插塞，相邻所述器件单元区中的所述顶部源漏插塞通过所述阻挡层相隔离。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所公开的方案中，在器件单元区交界处的第一介质层顶部形成阻挡层，以所述阻挡层为掩膜刻蚀部分厚度的所述第一介质层，在所述器件单元区的第一介质层中形成露出所述源漏掺杂层顶部的开口，在开口露出的所述源漏掺杂层顶部形成底部源漏插塞后，在所述底部源漏插塞顶部形成覆盖所述阻挡层侧壁的第二介质层，接着在所述第二介质层内形成电连接底部源漏插塞的顶部源漏插塞，且相邻所述器件单元区中的所述顶部源漏插塞通过所述阻挡层相隔离；其中，阻挡层用于作为刻蚀第一介质层以形成开口的掩膜，且形成顶部源漏插塞的制程通常包括刻蚀第二介质层的步骤，本发明实施例在形成开口后，保留所述阻挡层，使得所述阻挡层能够在刻蚀第二介质层的步骤中起到刻蚀掩膜的作用，以隔离相邻器件单元区的顶部源漏插塞，因此，与在去除所述阻挡层后，在所述第二介质层中形成顶部源漏插塞的方案相比，本发明实施例提高了顶部源漏插塞与相对应的底部源漏插塞的对准精度，相应降低了相邻器件单元区中的所述顶部源漏插塞发生桥接的概率，从而提高了半导体结构的电学性能。
附图说明
图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
图7至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前，半导体结构的电学性能的仍有待提高。现结合一种半导体结构的形成方法，分析半导体结构性能有待提高的原因。图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，包括衬底10以及位于衬底上多个分立的鳍部12，所述鳍部12露出的衬底10上形成隔离层11，所述隔离层11覆盖鳍部12的部分侧壁，所述隔离层11上形成有横跨所述鳍部12的栅极结构(图未示)，所述栅极结构两侧的鳍部12中形成有源漏掺杂层19，所述栅极结构露出的隔离层11上形成有第一介质层18，所述第一介质层18覆盖所述源漏掺杂层19，沿所述栅极结构的延伸方向(即与鳍部12延伸方向相垂直的方向上)，所述基底包括多个相邻的器件单元区Ⅰ。
参考图2，在所述器件单元区Ⅰ交界处的所述第一介质层18顶部形成阻挡层20。
参考图3，以所述阻挡层20为掩膜，刻蚀部分厚度的所述第一介质层18，在所述器件单元区Ⅰ的第一介质层18中形成露出源漏掺杂层19顶部的开口31。
参考图4，在所述开口31(如图3所示)露出的源漏掺杂层19的顶部形成底部源漏插塞21。
形成所述底部源漏插塞21后，还包括：去除所述阻挡层20。
参考图5，去除所述阻挡层20，在所述底部源漏插塞21和第一介质层18的顶部形成第二介质层22。
参考图6，形成贯穿所述第二介质层22且电连接所述底部源漏插塞21的顶部源漏插塞23。
具体地，形成顶部源漏插塞23的步骤包括：刻蚀所述第二介质层22，形成露出底部源漏插塞21的接触孔；在所述接触孔中形成顶部源漏插塞23。
经研究发现，随着器件特征尺寸的不断减小，相邻鳍部12的间距也越来越小，因此，相邻所述器件单元区Ⅰ的源漏掺杂层19的间距相应不断缩小，相应的，在刻蚀所述第二介质层22形成接触孔的过程中，套刻偏差(overlay shift)对接触孔的位置精度影响较大，从而容易导致所述顶部源漏插塞23与相对应的底部源漏插塞21不能完全对准的问题(如图6中虚线圈所示)，这相应增大了相邻器件单元区Ⅰ中的顶部源漏插塞23发生桥接的概率，上述两方面均容易导致半导体结构的电学性能下降。
为了解决所述技术问题，本发明实施例提供一种半导体结构的制作方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，所述栅极结构露出的基底上形成有第一介质层，所述第一介质层覆盖所述源漏掺杂层，沿所述栅极结构的延伸方向，所述基底包括多个相邻的器件单元区；在所述器件单元区交界处的所述第一介质层顶部形成阻挡层；以所述阻挡层为掩膜，刻蚀部分厚度的所述第一介质层，在所述栅极结构两侧的所述第一介质层中形成露出所述源漏掺杂层的开口；在所述开口露出的所述源漏掺杂层顶部形成底部源漏插塞；在所述底部源漏插塞的顶部形成第二介质层，所述第二介质层覆盖所述阻挡层侧壁；在所述第二介质层内形成电连接所述底部源漏插塞的顶部源漏插塞，相邻所述器件单元区中的所述顶部源漏插塞通过所述阻挡层相隔离。
本发明实施例所公开的方案中，在器件单元区交界处的第一介质层顶部形成阻挡层，以所述阻挡层为掩膜刻蚀部分厚度的所述第一介质层，在所述器件单元区的第一介质层中形成露出所述源漏掺杂层顶部的开口，在开口露出的所述源漏掺杂层顶部形成底部源漏插塞后，在所述底部源漏插塞顶部形成覆盖所述阻挡层侧壁的第二介质层，接着在所述第二介质层内形成电连接底部源漏插塞的顶部源漏插塞，且相邻所述器件单元区中的所述顶部源漏插塞通过所述阻挡层相隔离；其中，阻挡层用于作为刻蚀第一介质层以形成开口的掩膜，且形成顶部源漏插塞的制程通常包括刻蚀第二介质层的步骤，本发明实施例在形成开口后，保留所述阻挡层，使得所述阻挡层能够在刻蚀第二介质层的步骤中起到刻蚀掩膜的作用，以隔离相邻器件单元区的顶部源漏插塞，因此，与在去除所述阻挡层后，在所述第二介质层中形成顶部源漏插塞的方案相比，本发明实施例提高了顶部源漏插塞与相对应的底部源漏插塞的对准精度，相应降低了相邻器件单元区中的所述顶部源漏插塞发生桥接的概率，从而提高了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图16本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图7，图7中(a)是沿栅极结构107延伸方向且在源漏掺杂区顶部位置处的剖面图，图7中(b)是与栅极结构107延伸方向相垂直的方向在栅极结构107延顶部位置处的剖视图，提供基底(未标示)，所述基底100上形成有栅极结构107，所述栅极结构107两侧的基底内形成有源漏掺杂层109，所述栅极结构107露出的基底上形成有第一介质层108，所述第一介质层108覆盖所述源漏掺杂层109，沿所述栅极结构107的延伸方向，所述基底包括多个相邻的器件单元区Ⅰ。
所述基底用于为后续工艺制程提供工艺平台。
本实施例中，所述基底用于形成鳍式场效应晶体管(FinFET)。所述基底包括衬底100以及凸出于衬底100的鳍部102。在其他实施例中，当基底用于形成平面型场效应晶体管时，基底相应为平面型衬底。
本实施例中，所述鳍部102的材料与所述衬底100的材料相同，均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述半导体结构的形成方法还包括：在形成所述鳍部102后，在所述鳍部102露出的衬底100上形成隔离层101，所述隔离层101覆盖鳍部102的部分侧壁。
所述隔离层101用于隔离相邻器件。所述隔离层101的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层101的材料为氮化硅。
在器件工作时，所述栅极结构107用于控制导电沟道的开启或关断。
本实施例中，所述栅极结构107位于衬底100上，所述栅极结构107横跨鳍部102且覆盖鳍部102的部分顶面和部分侧壁。
本实施例中，所述栅极结构107为金属栅极结构，所述栅极结构107包括高k栅介质层106、位于高k栅介质层106上的功函数层104、以及位于功函数层104上的栅电极层105。
所述高k栅介质层106的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层106的材料可以选自HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述功函数层104用于调节所形成晶体管的阈值电压。当形成PMOS晶体管时，所述功函数层104为P型功函数层，P型功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种；当形成NMOS晶体管时，所述功函数层104为N型功函数层，N型功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
所述栅电极层105用于将栅极结构107的电性引出。本实施例中，栅电极层105的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。
本实施例中，所述源漏掺杂层109位于栅极结构107两侧的鳍部102中。
具体地，相邻的栅极结构107共用一个源漏掺杂层109。
当形成NMOS晶体管时，所述源漏掺杂层109包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层109包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
需要说明的是，如图7所示，本实施例中，所述栅极结构107的侧壁上还形成有侧墙103。
侧墙103用于定义源漏掺杂层109的形成区域，侧墙103还用于保护栅极结构107的侧壁。所述侧墙103可以为单层结构或叠层结构，所述侧墙103的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙103为单层结构，所述侧墙103的材料为氮化硅。
所述第一介质层108用于隔离相邻器件。
后续还在所述源漏掺杂层109上方的第一介质层108中形成与源漏掺杂层109相接触的底部源漏插塞，第一介质层108相应还用于实现底部源漏插塞之间的电隔离。
本实施例中，第一介质层108为层间介质层(Inter Layer Dielectric，ILD)。
所述第一介质层108的材料为绝缘材料，第一介质层108的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第一介质层108的材料为氮化硅。
继续参考图7，本实施例中，所述形成方法还包括：在所述栅极结构107的顶部形成栅极盖帽层132。
为了节省芯片的面积，所述形成方法引入了有源栅极接触孔插塞(Contact OverActive Gate，COAG)工艺，从而后续将栅极插塞形成至有源区(Active Area，AA)的栅极结构107上方。
后续在源漏掺杂层109上方的第二介质层中形成顶部源漏插塞，所述栅极盖帽层132用于对栅极结构107顶部起到保护作用，从而在后续形成顶部源漏插塞的过程中，降低栅极结构107受损、以及顶部源漏插塞与栅极结构107发生短接的概率。
栅极盖帽层132选用与侧墙103、第一介质层108以及后续形成的第二介质层具有刻蚀选择性的材料，从而有利于保证栅极盖帽层132能够对栅极结构107起到保护的作用。
栅极盖帽层132的材料包括SiC、SiCO、SiN和SiCN中的一种或几种。本实施例中，栅极盖帽层132的材料为SiN。
作为一种示例，所述栅极结构107采用后形成高k栅介质层后形成栅电极层(highk last metal gate last)的工艺形成，因此，所述第一介质层108覆盖所述栅极结构107和栅极盖帽层132的侧壁。
具体地，在第一介质层108中形成栅极结构107后，回刻蚀部分厚度的栅极结构107；回刻蚀部分厚度的栅极结构107后，在第一介质层108和剩余栅极结构107围成的区域中形成栅极盖帽层132。
其中，形成栅极盖帽层132的步骤包括依次进行的沉积栅极盖帽材料层的步骤、以及对栅极盖帽材料层进行平坦化处理(例如：化学机械研磨工艺)的步骤。
相应的，侧墙103覆盖栅极结构107和栅极盖帽层132的侧壁。
参考图8，图8中(a)是沿栅极结构107延伸方向且在源漏掺杂区顶部位置处的剖面图，图8中(b)是与栅极结构107延伸方向相垂直的方向在栅极结构107延顶部位置处的剖视图，在所述器件单元区Ⅰ交界处的所述第一介质层108顶部形成阻挡层110。
后续在栅极结构107两侧的第一介质层108中形成露出源漏掺杂层109顶部的开口，所述阻挡层110作为形成所述开口的刻蚀掩膜。
此外，形成开口后，后续制程还包括：在所述开口露出的源漏掺杂层109顶部形成底部源漏插塞；在所述底部源漏插塞的顶部形成第二介质层，所述第二介质层覆盖所述阻挡层侧壁；在所述第二介质层内形成电连接所述底部源漏插塞的顶部源漏插塞。其中，形成顶部源漏插塞的制程通常包括刻蚀第二介质层的步骤，在刻蚀第二介质层的过程中，阻挡层110能够定义横向的刻蚀停止位置，从而提高了顶部源漏插塞与相对应的底部源漏插塞的对准精度，相应降低了相邻器件单元区Ⅰ中的顶部源漏插塞发生桥接的概率，进而提高了半导体结构的电学性能。其中，所述横向指的是所述栅极结构107的延伸方向。
具体地，形成阻挡层110的步骤包括：形成覆盖所述第一介质层108和栅极盖帽层132的阻挡材料层；在所述器件单元区Ⅰ交界处的所述阻挡材料层上形成图形层；以所述图形层为掩膜，刻蚀所述阻挡材料层，剩余的阻挡材料层作为阻挡层110。
本实施例中，通过化学气相沉积的方式形成所述阻挡材料层。
本实施例中，采用各向异性的干法刻蚀工艺，刻蚀所述阻挡材料层。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，从而有利于精确控制所述阻挡层110的尺寸和侧壁形貌。
所述阻挡层110选用与栅极盖帽层132、侧墙103、第一部介质层108以及后续的第二介质层具有刻蚀选择性的材料，且后续形成源漏接触孔或栅极接触孔时的刻蚀工艺对所述阻挡层110的刻蚀速率低。
而且，后续在形成底部源漏插塞之后，形成第二介质层之前，还会在所述底部源漏插塞的顶部形成源漏盖帽层，因此，所述阻挡层110还选用与源漏盖帽层具有刻蚀选择性的材料，从而在后续刻蚀源漏盖帽层以形成源漏接触孔的过程中，降低对阻挡层110的损伤。
本实施例中，所述阻挡层110的材料包括SiO2、SiN、SiON、SiOC、SiOCH、SiC、SiCN、AlN和Al2O3中的一种或多种。
需要说明的是，所述栅极结构107的顶部上已形成有栅极盖帽层132，因此，从而避免了阻挡层110的形成对栅极盖帽层132的形成工艺造成影响。
相应的，作为一种示例，为了增大形成所述阻挡层110的工艺窗口，与所述栅极结构107的延伸方向相垂直的方向上，所述阻挡层110还延伸覆盖所述栅极结构107的部分顶部。
在其他实施例中，所述阻挡层也可以仅位于相邻栅极结构之间。
参考图9，图9中(a)是沿栅极结构107延伸方向且在源漏掺杂区顶部位置处的剖面图，图9中(b)是与栅极结构延伸方向相垂直的方向在栅极结构107延顶部位置处的剖视图，以所述阻挡层110为掩膜，刻蚀部分厚度的所述第一介质层108，在所述栅极结构107两侧的第一介质层108中形成露出所述源漏掺杂层109顶部的开口111。
所述开口111为后续形成底部源漏插塞提供空间位置。
本实施例中，采用干法刻蚀工艺(例如为各向异性的干法刻蚀工艺)，刻蚀源漏掺杂层109上方的第一介质层108。干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高对所述开口111的剖面控制性。
具体地，在刻蚀所述第一介质层108的过程中，以所述源漏掺杂层109的顶部作为刻蚀停止位置。
其中，所述阻挡层110位于器件单元区Ⅰ交界处的第一介质层108顶部，因此，相邻器件单元区Ⅰ的开口111通过所述第一介质层108实现隔离。
参考图10，图10中(a)是沿栅极结构107延伸方向且在源漏掺杂区顶部位置处的剖面图，图10中(b)是与栅极结构107延伸方向相垂直的方向在栅极结构107延顶部位置处的剖视图，在所述开口111露出的所述源漏掺杂层109的顶部形成底部源漏插塞112。
所述底部源漏插塞112用于与后续形成的顶部源漏插塞电连接。
本实施例中，所述底部源漏插塞112的顶部低于所述第一介质层108的顶部。
其中，所述底部源漏插塞112的顶部低于所述第一介质层108的顶部，用于为后续在底部源漏插塞112顶部形成源漏盖帽层提供空间位置。
具体地，形成底部源漏插塞112的步骤包括：通过依次进行的沉积工艺和平坦化工艺，在所述开口111中形成初始插塞，初始插塞的顶面与栅极盖帽层132的顶面相齐平；回刻蚀部分厚度的初始插塞，形成底部源漏插塞112。
本实施例中，采用干法刻蚀工艺，回刻蚀部分厚度的初始插塞。
结合参考图11，图11中(a)是沿栅极结构107延伸方向且在源漏掺杂区顶部位置处的剖面图，图11中(b)是与栅极结构107延伸方向相垂直的方向在栅极结构107延顶部位置处的剖视图，形成所述底部源漏插塞112后，所述形成方法还包括：在所述底部源漏插塞112的顶部形成源漏盖帽层116，所述源漏盖帽层116的顶部低于所述阻挡层110的顶部。
后续在有源区(Active Area，AA)的栅极结构107顶部上方形成栅极插塞，源漏盖帽层116位于底部源漏插塞112的顶面，用于在形成栅极插塞的过程中，对底部源漏插塞112起到保护的作用，有利于降低底部源漏插塞112受损、以及栅极插塞与底部源漏插塞112发生短接的概率。
所述源漏盖帽层116选用与栅极盖帽层132、侧墙103、第一介质层108以及后续形成的第二介质层具有刻蚀选择性的材料，从而有利于保证源漏盖帽层116能够对底部源漏插塞112起到保护的作用。
而且，在后续形成顶部源漏插塞的过程中，不仅需要刻蚀第二介质层，还需刻蚀所述源漏盖帽层116，因此，所述源漏盖帽层116的材料为能够被刻蚀的材料。
本实施例中，所述源漏盖帽层116材料包括SiO2、SiC和SiCN中的一种或多种。
具体地，形成所述源漏盖帽层116的步骤包括：在所述底部源漏插塞112上形成源漏盖帽材料层(图未示)；回刻蚀所述源漏盖帽材料层直至露出所述栅极盖帽层132，剩余的所述源漏盖帽材料层作为源漏盖帽层116。
本实施例中，在形成栅极盖帽层132之后，形成源漏盖帽层116，从而在形成源漏盖帽层116的过程中，使得栅极盖帽层132能够用于定义回刻蚀工艺的停止位置。
而且，所述器件单元区Ⅰ交界处的所述第一介质层108顶部形成有阻挡层110，因此，通过先形成栅极盖帽层132，有利于降低形成栅极盖帽层132的工艺复杂度。
本实施例中，采用沉积工艺(例如：化学气相沉积工艺)，形成所述源漏盖帽材料层。
本实施例中，采用湿法刻蚀和干法刻蚀相结合的刻蚀工艺，回刻蚀所述源漏盖帽材料层。
本实施例中，形成所述栅极盖帽层132和源漏盖帽层116后，所述栅极盖帽层132和源漏盖帽层116的顶面相齐平。
需要说明的是，所述源漏盖帽层116的厚度不宜过大，也不宜过小。如果所述源漏盖帽层116的厚度过大，容易过多的占用后续形成第二介质层的空间位置，相应的，对后续在所述第二介质层内形成顶部源漏插塞造成影响，从而影响半导体的性能；如果所述源漏盖帽层116的厚度过小，容易造成栅极插塞与底部源漏插塞112相接触，从而导致栅极结构与源漏掺杂层发生短路，进而影响半导体的性能。为此，本实施例中，所述源漏盖帽层116的厚度为8纳米至25纳米。
结合参考图12至图13，在所述底部源漏插塞112顶部形成第二介质层114(如图13所示)，所述第二介质层114覆盖所述阻挡层110侧壁。
其中，图12中(a)是沿栅极结构107延伸方向且在源漏掺杂区顶部位置处的剖面图，图12中(b)是与栅极结构107延伸方向相垂直的方向在栅极结构107延顶部位置处的剖视图，图13中(a)是沿栅极结构107延伸方向且在源漏掺杂区顶部位置处的剖面图，图13中(b)是与栅极结构107延伸方向相垂直的方向在栅极结构107延顶部位置处的剖视图。
所述第二介质层114用于实现后续的栅极插塞和顶部源漏插塞之间的电隔离。
因此，所述第二介质层114的材料为介电材料。
需要说明的是，后续在所述第二介质层114内形成电连接所述底部源漏插塞112的顶部源漏插塞，且形成顶部源漏插塞的制程通常包括刻蚀第二介质层114的步骤，在刻蚀第二介质层114的过程中，以所述阻挡层110的侧壁为横向刻蚀停止位置，因此，所述第二介质层114和阻挡层110之间的刻蚀选择比不宜过小。
本实施例中，所述第二介质层114和阻挡层110之间的刻蚀选择比大于10:1。
本实施例中，所述第二介质层114的材料包括SiO2、SiN、SiON、SiOC、SiOCH、SiC、SiCN、AlN和Al2O3中的一种或多种。
具体地，形成第二介质层114的步骤包括：如图12所示，在所述底部源漏插塞112顶部形成介质材料层115，所述介质材料层115覆盖所述阻挡层110顶部；如图13所示，以所述阻挡层110顶部作为停止位置，对所述介质材料层115进行平坦化处理，剩余的介质材料层115作为第二介质层114。
本实施例中，采用沉积工艺(例如：化学气相沉积工艺)，形成介质材料层115。
本实施例中，采用化学机械研磨工艺，对所述介质材料层115进行平坦化处理。
结合参考图14至图16，在所述第二介质层114内形成电连接所述底部源漏插塞112的顶部源漏插塞119(如图16所示)，相邻所述器件单元区Ⅰ中的所述顶部源漏插塞119通过所述阻挡层110相隔离。
其中，图14中(a)是沿栅极结构107延伸方向且在源漏掺杂区顶部位置处的剖面图，图14中(b)是与栅极结构107延伸方向相垂直的方向在栅极结构107延顶部位置处的剖视图，图15中(a)是沿栅极结构107延伸方向且在源漏掺杂区顶部位置处的剖面图，图15中(b)是与栅极结构107延伸方向相垂直的方向在栅极结构107延顶部位置处的剖视图，图16中(a)是沿栅极结构107延伸方向且在源漏掺杂区顶部位置处的剖面图，图16中(b)是与栅极结构107延伸方向相垂直的方向在栅极结构107延顶部位置处的剖视图。
顶部源漏插塞119与底部源漏插塞112构成源漏插塞，从而实现所述底部源漏插塞112与其他互连结构或外部电路的电连接。
具体地，所述栅极结构107的延伸方向作为横向，形成所述顶部源漏插塞119的步骤包括：如图14所示，以所述阻挡层110的侧壁为横向刻蚀停止位置，刻蚀所述阻挡层110两侧的所述第二介质层114，形成露出所述底部源漏插塞112的源漏接触孔117；如图15所示，在所述源漏接触孔117中填充导电材料层118，所述导电材料层118还覆盖所述第二介质层114顶部；如图16所示，以所述阻挡层110顶部作为停止位置，对所述导电材料层118进行平坦化处理，所述源漏接触孔117中的剩余导电材料作为顶部源漏插塞119。
具体地，所述源漏接触孔117为形成顶部源漏插塞119提供空间位置。
其中，阻挡层110用于作为刻蚀第一介质层108以形成开口的掩膜，且在形成开口后，保留所述阻挡层110，使所述阻挡层110能够在形成源漏接触孔117的过程中定义横向刻蚀停止位置，从而提高了顶部源漏插塞119与相对应的底部源漏插塞112的对准精度、降低了相邻所述顶部源漏插塞119发生桥接的概率，进而提高半导体结构的电学性能。
本实施例中，使用干法刻蚀工艺刻蚀所述阻挡层110两侧的所述第二介质层114。
具体地，所述干法刻蚀处理的工艺为各向异性的干法刻蚀工艺。
其中，所述各向异性的干法刻蚀工艺，其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形转换，对所述第二介质层114侧壁的损伤比较小。
本实施例中，刻蚀所述阻挡层110两侧的所述第二介质层114的步骤中，所述第二介质层114和阻挡层110之间的刻蚀选择比大于10:1。
具体地，所述刻蚀选择比指的是在所述干法刻蚀工艺条件下，第二介质层114与阻挡层110之间相对刻蚀速率快慢。本实施例中，在干法刻蚀所述第二介质层114的过程中，只需刻蚀掉所述第二介质层114即可，所述阻挡层110需要得到保留。为此，本实施例中，所述第二介质层114和阻挡层110之间的刻蚀选择比大于10:1。
本实施例中，采用化学机械研磨工艺进行所述平坦化处理，有利于提高顶部源漏插塞119顶面的平坦度。
本实施例中，所述顶部源漏插塞119的材料为铜。铜的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低顶部源漏插塞119的电阻，相应降低了功耗。在其他实施例中，所述顶部源漏插塞的材料还可以为钨或钴。
需要说明的是，所述形成方法还包括：形成贯穿栅极结构107顶部上方的第二介质层和栅极盖帽层132的栅极插塞(图未示)，所述栅极插塞与栅极结构107相接触。
栅极插塞用于实现栅极结构107与外部电路或其他互连结构之间的电连接。
本实施例中，栅极插塞形成于有源区的栅极结构107上方，也就是说，栅极插塞为有源栅极接触孔插塞(Contact Over Active Gate，COAG)，与栅极插塞与位于隔离区的栅极结构相接触的方案相比，本实施例省去了栅极结构107位于隔离区的部分，有利于节省芯片的面积，实现芯片尺寸的进一步缩小。
具体地，形成栅极插塞的步骤包括：刻蚀位于栅极结构107上方的第二质层和栅极盖帽层132，形成暴露出栅极结构107的栅极接触孔(图未示)；形成填充于栅极接触孔内的栅极插塞。
对所述栅极插塞的具体描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图16，示出了本发明半导体结构一实施例的结构示意图。其中，图16中(a)是沿栅极结构107延伸方向且在源漏掺杂区顶部位置处的剖面图，图16中(b)是与栅极结构107延伸方向相垂直的方向在栅极结构107延顶部位置处的剖视图。
所述半导体结构包括：基底(未标示)，所述基底包括多个相邻的器件单元区Ⅰ；栅极结构107，位于所述基底上，所述栅极结构107的延伸方向和所述器件单元区Ⅰ的排列方向相同；源漏掺杂层109，位于所述栅极结构107两侧的基底内；第一介质层108，位于所述栅极结构107露出的基底上，所述第一介质层108覆盖所述栅极结构107的侧壁，且在所述器件单元区Ⅰ中，所述栅极结构107两侧的第一介质层108露出所述源漏掺杂层109的顶部；阻挡层110，位于所述器件单元区Ⅰ交界处的所述第一介质层108顶部；底部源漏插塞112，位于所述第一介质层108露出的源漏掺杂层109顶部；第二介质层114，位于所述底部源漏插塞112的顶部，所述第二介质层114覆盖所述阻挡层110侧壁；顶部源漏插塞119，贯穿所述底部源漏插塞112上方的所述第二介质层114且电连接所述底部源漏插塞112，相邻所述器件单元区Ⅰ中的所述顶部源漏插塞119通过所述阻挡层110相隔离。
本实施例中，所述基底用于形成鳍式场效应晶体管(FinFET)。所述基底包括衬底100以及凸出于衬底100的鳍部102。在其他实施例中，当基底用于形成平面型场效应晶体管时，基底相应为平面型衬底。
本实施例中，所述鳍部102的材料与所述衬底100的材料相同，均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述半导体结构还包括：隔离层101，位于鳍部102露出的衬底100上，所述隔离层101覆盖鳍部102的侧壁。所述隔离层101用于隔离相邻器件。所述隔离层101的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层101的材料为氮化硅。
本实施例中，所述栅极结构107位于衬底100上，所述栅极结构107横跨鳍部102且覆盖鳍部102的部分顶面和部分侧壁。本实施例中，所述栅极结构107为金属栅极结构，所述栅极结构107包括高k栅介质层106、位于高k栅介质层106上的功函数层104、以及位于功函数层104上的栅电极层105。
本实施例中，所述源漏掺杂层109位于栅极结构107两侧的鳍部102中。具体地，相邻的栅极结构107共用一个源漏掺杂层109。
当形成NMOS晶体管时，所述源漏掺杂层109包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层109包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
所述半导体结构还包括：侧墙103，位于栅极结构107的侧壁上。侧墙103还用于保护栅极结构107的侧壁。所述侧墙103可以为单层结构或叠层结构，所述侧墙103的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙103为单层结构，所述侧墙103的材料为氮化硅。
本实施例中，所述半导体结构还包括：源漏盖帽层116，位于所述底部源漏插塞112与所述第二介质层114之间。所述源漏盖帽层116的顶部低于所述阻挡层110的顶部。所述源漏盖帽层116选用与栅极盖帽层132、侧墙103、第一介质层108以及第二介质层114具有刻蚀选择性的材料，从而有利于保证源漏盖帽层116能够对底部源漏插塞112起到保护的作用。所述源漏盖帽层116材料包括SiO2、SiC和SiCN中的一种或多种。
需要说明的是，所述源漏盖帽层116的厚度不宜过大，也不宜过小。如果所述源漏盖帽层116的厚度过大，容易过多的占用形成第二介质层114的空间位置，相应的，对在所述第二介质层114内形成顶部源漏插塞119造成影响，从而影响半导体的性能；如果所述源漏盖帽层116的厚度过小，容易导致栅极插塞与底部源漏插塞相接触，从而造成栅极与底部源漏短路的问题，进而影响半导体的性能。为此，本实施例中，所述源漏盖帽层116的厚度为8纳米至25纳米。
所述第一介质层108用于隔离相邻器件。本实施例中，第一介质层108为层间介质层(Inter Layer Dielectric，ILD)。所述第一介质层108的材料为绝缘材料，第一介质层108的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第一介质层108的材料为氮化硅。
所述阻挡层110位于所述器件单元区Ⅰ交界处的所述第一介质层108顶部。
在所述器件单元区Ⅰ中，所述栅极结构107两侧的第一介质层108露出所述源漏掺杂层109的顶部，阻挡层110位于所述器件单元区Ⅰ交界处的第一介质层108顶部；其中，在所述半导体结构的形成过程中，以所述阻挡层110为掩膜，刻蚀栅极结构107两侧的第一介质层108，从而露出源漏掺杂层109的顶部。
此外，形成顶部源漏插塞119的制程通常包括刻蚀第二介质层114的步骤，在刻蚀第二介质层114的过程中，阻挡层110能够定义横向的刻蚀停止位置，从而提高了顶部源漏插塞119与相对应的底部源漏插塞112的对准精度，相应降低了相邻器件单元区Ⅰ中的顶部源漏插塞119发生桥接的概率，进而提高了半导体结构的电学性能。其中，所述横向指的是所述栅极结构107的延伸方向。
所述阻挡层110选用与栅极盖帽层132、侧墙103、第一部介质层108以及第二介质层114具有刻蚀选择性的材料，且形成源漏接触孔或栅极接触孔时的刻蚀工艺对所述阻挡层110的刻蚀速率低。所述阻挡层110的材料包括SiO2、SiN、SiON、SiOC、SiOCH、SiC、SiCN、AlN和Al2O3中的一种或多种。其中，源漏接触孔用于为形成顶部源漏插塞提供空间位置，栅极接触孔用于为形成栅极插塞提供空间位置。
所述底部源漏插塞112与顶部源漏插塞119电连接。
本实施例中，所述底部源漏插塞112的顶部低于所述第一介质层108的顶部。其中，所述底部源漏插塞112的顶部低于所述第一介质层108的顶部，用于为在底部源漏插塞112顶部形成源漏盖帽层提供空间位置。
所述第二介质层114用于实现栅极插塞和顶部源漏插塞之间的电隔离。因此，所述第二介质层114的材料为介电材料。所述第二介质层114主要用于为导电插塞(例如：顶部源漏插塞119或栅极插塞)提供位置，同时也用于隔离相邻器件。本实施例中，所述第二介质层114材料包括SiO2、SiN、SiON、SiOC、SiOCH、SiC、SiCN、AlN和Al2O3中的一种或多种。
需要说明的是，在所述半导体结构的形成过程中，在所述第二介质层114内形成电连接所述底部源漏插塞112的顶部源漏插塞119，且形成顶部源漏插塞119的制程通常包括刻蚀第二介质层114的步骤，在刻蚀第二介质层114的过程中，以所述阻挡层110的侧壁为横向刻蚀停止位置，因此，所述第二介质层114和和阻挡层110之间的刻蚀选择比不宜过小。为此，本实施例中，所述第二介质层114的材料满足：所述第二介质层114和和阻挡层110之间的刻蚀选择比大于10:1。
顶部源漏插塞119与底部源漏插塞112构成源漏插塞，从而实现所述源漏掺杂层109与其他互连结构或外部电路的电连接。
本实施例中，所述半导体结构还包括：栅极插塞(图未示)，位于所述栅极结构107的顶部上方。所述栅极插塞与栅极结构107相接触。栅极插塞用于实现栅极结构107与外部电路或其他互连结构之间的电连接。对所述栅极插塞的具体描述，本实施例在此不再赘述。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，所述栅极结构露出的基底上形成有第一介质层，所述第一介质层覆盖所述源漏掺杂层，沿所述栅极结构的延伸方向，所述基底包括多个相邻的器件单元区；
在所述器件单元区交界处的所述第一介质层顶部形成阻挡层；
以所述阻挡层为掩膜，刻蚀部分厚度的所述第一介质层，在所述栅极结构两侧的所述第一介质层中形成露出所述源漏掺杂层顶部的开口；
在所述开口露出的所述源漏掺杂层顶部形成底部源漏插塞；
在所述底部源漏插塞的顶部形成第二介质层，所述第二介质层覆盖所述阻挡层侧壁；
在所述第二介质层内形成电连接所述底部源漏插塞的顶部源漏插塞，相邻所述器件单元区中的所述顶部源漏插塞通过所述阻挡层相隔离。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：在所述栅极结构的顶部形成栅极盖帽层；
在所述源漏掺杂层顶部形成底部源漏插塞之后，在所述底部源漏插塞的顶部形成第二介质层之前，还包括：在所述底部源漏插塞的顶部形成源漏盖帽层，所述源漏盖帽层的顶部低于所述阻挡层的顶部。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述栅极结构的顶部形成有所述栅极盖帽层，所述第一介质层覆盖所述栅极结构和栅极盖帽层的侧壁；
形成所述底部源漏插塞的步骤中，所述底部源漏插塞的顶部低于所述第一介质层的顶部；
形成所述源漏盖帽层的步骤包括：在所述底部源漏插塞上形成源漏盖帽材料层；回刻蚀所述源漏盖帽材料层直至露出所述栅极盖帽层，剩余的所述源漏盖帽材料层作为源漏盖帽层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构的延伸方向作为横向，形成所述顶部源漏插塞的步骤包括：以所述阻挡层的侧壁为横向刻蚀停止位置，刻蚀所述阻挡层两侧的所述第二介质层，形成露出所述底部源漏插塞的源漏接触孔；
在所述源漏接触孔中填充导电材料层；
以所述阻挡层顶部作为停止位置，对所述导电材料层进行平坦化处理，所述接触孔中的剩余导电材料作为顶部源漏插塞。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，使用干法刻蚀工艺刻蚀所述阻挡层两侧的所述第二介质层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述底部源漏插塞的顶部形成第二介质层的步骤包括：在所述底部源漏插塞的顶部形成介质材料层，所述介质材料层覆盖所述阻挡层顶部；
以所述阻挡层顶部作为停止位置，对所述介质材料层进行平坦化处理，剩余的介质材料层作为第二介质层。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，所述源漏盖帽层的厚度为8纳米至25纳米。
8.如权利要求2所述的半导体结构的形成方法，其特征在于，所述源漏盖帽层材料包括SiO2、SiC和SiCN中的一种或多种。
9.如权利要求4所述的半导体结构的形成方法，其特征在于，刻蚀所述阻挡层两侧的所述第二介质层的步骤中，所述第二介质层和阻挡层之间的刻蚀选择比大于10:1。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料包括SiO2、SiN、SiON、SiOC、SiOCH、SiC、SiCN、AlN和Al2O3中的一种或多种；
所述第二介质层材料包括SiO2、SiN、SiON、SiOC、SiOCH、SiC、SiCN、AlN和Al2O3中的一种或多种。
11.一种半导体结构，其特征在于，包括：
基底，所述基底包括多个相邻的器件单元区；
栅极结构，位于所述基底上，所述栅极结构的延伸方向和所述器件单元区的排列方向相同；
源漏掺杂层，位于所述栅极结构两侧的基底内；
第一介质层，位于所述栅极结构露出的基底上，所述第一介质层覆盖所述栅极结构的侧壁，且在所述器件单元区中，所述栅极结构两侧的第一介质层露出所述源漏掺杂层的顶部；
阻挡层，位于所述器件单元区交界处的所述第一介质层顶部；
底部源漏插塞，位于所述第一介质层露出的源漏掺杂层顶部；
第二介质层，位于所述底部源漏插塞的顶部，所述第二介质层覆盖所述阻挡层侧壁；
顶部源漏插塞，贯穿所述底部源漏插塞上方的所述第二介质层且电连接所述底部源漏插塞，相邻所述器件单元区中的所述顶部源漏插塞通过所述阻挡层相隔离。
12.如权利要求11所述的半导体结构，其特征在于，所述半导体结构还包括：栅极盖帽层，位于所述栅极结构的顶部；
源漏盖帽层，位于所述底部源漏插塞与所述第二介质层之间。
13.如权利要求12所述的半导体结构，其特征在于，所述源漏盖帽层的厚度为8纳米至25纳米。
14.如权利要求12所述的半导体结构，其特征在于，所述源漏盖帽层材料包括SiO2、SiC和SiCN中的一种或多种。
15.如权利要求11所述的半导体结构，其特征在于，所述第二介质层和阻挡层的材料之间的刻蚀选择比大于10:1。
16.如权利要求11所述的半导体结构，其特征在于，所述阻挡层材料包括SiO2、SiN、SiON、SiOC、SiOCH、SiC、SiCN、AlN和Al2O3中的一种或多种；
所述第二介质层材料包括SiO2、SiN、SiON、SiOC、SiOCH、SiC、SiCN、AlN和Al2O3中的一种或多种。
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