CN110828301B - 用于形成图形的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 33
- 125000006850 spacer group Chemical group 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 15
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 239000011248 coating agent Substances 0.000 claims abstract description 3
- 238000000576 coating method Methods 0.000 claims abstract description 3
- 239000002253 acid Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000005520 cutting process Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
本申请涉及半导体集成电路领域，公开一种用于形成图形的方法，包括：提供有硬掩膜层的衬底，在硬掩膜层上涂覆光刻胶层并曝光和显影以形成凸点状图形阵列，其包括多个重复单元区，每个被定义为由三个或以上凸点图形为边角点围成的多边形区；在凸点图形和硬掩膜层上沉积自对准间隔层，其在重复单元区的中心处形成有第一凹点图形；刻蚀去除自对准间隔层直至暴露出凸点图形并在第一凹点图形的底部暴露出硬掩膜层；去除凸点图形，使自对准间隔层具有暴露出硬掩膜层的多个第二凹点图形，第一凹点图形位于第二凹点图形的中心处；对硬掩膜层进行刻蚀以形成孔洞图形，孔洞图形位置对应于第一凹点图形及第二凹点图形；以及去除自对准间隔层。
Description
技术领域
本申请涉及半导体集成电路领域，具体地，涉及一种用于形成图形的方法。
背景技术
在现代电子仪器中，集成电路正在不断降低尺寸。为了降低特征尺寸，形成集成电路的组件的特征尺寸也在不断降低。降低特征尺寸的技术可以包括间距倍增技术。
目前常用的间距倍增的方法是用在行间距上，在修饰过后的光阻剂上沉积一层牺牲层，经过牺牲层刻蚀、去除光阻剂、衬底层的刻蚀，最后达到间距倍增的效果。但是现有的间距倍增方法仅限于应用到行间距，并不适用于其他方面。
发明内容
为了实现上述目的，本申请的实施方式提供一种用于形成图形的方法，包括：
提供一衬底，该衬底上设置有硬掩膜层；
在所述硬掩膜层上涂覆光刻胶层；
对所述光刻胶层进行曝光和显影，以形成凸点状图形阵列，该凸点状图形阵列包括多个重复单元区，每个重复单元区被定义为从垂直于所述衬底的表面的纵向观察由三个或三个以上凸点图形为边角点围成的多边形区；
在所述凸点图形和所述硬掩膜层上沉积一自对准间隔层，所述自对准间隔层覆盖所述凸点图形的顶面和侧面以及所述硬掩膜层的显露上表面，并使所述自对准间隔层在所述重复单元区的中心处形成有一第一凹点图形；
刻蚀去除所述自对准间隔层覆盖所述凸点图形的顶面的部位，直至暴露出所述光刻胶层的所述凸点图形，并在所述第一凹点图形的底部暴露出所述硬掩膜层；
去除所述光刻胶层的所述凸点图形，使所述自对准间隔层具有暴露出所述硬掩膜层的多个第二凹点图形，所述第一凹点图形位于多个所述第二凹点图形的中心处；
经由所述自对准间隔层对所述硬掩膜层进行刻蚀以形成孔洞图形，所述孔洞图形位置对应于所述第一凹点图形及所述第二凹点图形；以及
去除所述自对准间隔层。
可选地，方法还包括：对所述第一凹点图形进行刻蚀以扩大并修饰所述第一凹点图形的开口尺寸。
可选地，利用湿法回蚀技术对所述第一凹点图形进行刻蚀。
可选地，通过控制回蚀的酸浓度和时间来控制所述第一凹点图形的大小。
可选地，在扩大所述第一凹点图形之后，所述自对准间隔层的上表面与所述光刻胶层的凸点图形的顶面之间的距离与所述第一凹点图形的底面与所述硬掩膜层的表面之间的距离相等。
可选地，所述重复单元区由其中三个相邻近的所述凸点图形作为边角点围成的三角形。
可选地，所述重复单元区由其中四个相邻近的所述凸点图形作为边角点围成的矩形。
可选地，所述重复单元区由两次曝光分别形成的凸点图形作为边角点围成的六边形。
可选地，所述重复单元区由三次曝光分别形成的凸点图形作为边角点围成的三角形。
可选地，所述第一凹点图形通过自对准方式形成。
通过上述技术方案，可以形成所需的间距倍增的孔洞阵列，其可以应用到DRAM阵列中，可以增大电容的密度，提高DRAM性能。
本申请的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本申请的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本申请，但并不构成对本申请的限制。在附图中：
图1A示例性示出了根据本申请实施方式的用于形成图形的方法中对光刻胶层曝光和显影后得到的结构的俯视图；
图1B示例性示出了沿图1A的切割线的剖视图；
图2A示例性示出了根据本申请实施方式的用于形成图形的方法中沉积自对准间隔层后得到的结构的俯视图；
图2B示例性示出了沿图2A的切割线的剖视图；
图3A示例性示出了根据本申请可选实施方式的用于形成图形的方法中扩大自对准间隔层的第一凹点图形的开口尺寸后得到的结构的俯视图；
图3B示例性示出了沿图3A的切割线的剖视图；
图4A示例性示出了根据本申请实施方式的用于形成图形的方法中刻蚀去除自对准间隔层一部分后得到的结构的俯视图；
图4B示例性示出了沿图4A的切割线的剖视图；
图5A示例性示出了根据本申请实施方式的用于形成图形的方法中去除光刻胶层的凸点图形后得到的结构的俯视图；
图5B示例性示出了沿图5A的切割线的剖视图；
图6A示例性示出了根据本申请实施方式的用于形成图形的方法中刻蚀硬掩膜层后的得到的结构的俯视图；
图6B示例性示出了沿图6A的切割线的剖视图；
图7A至7B示例性示出了根据本申请的实施方式使用湿法回蚀技术刻蚀第一凹点图形来扩大第一凹点图形的开口尺寸的示例；
图8示例性示出了在重复单元区可以是三角形的实施方式中第一凹点图形可以形成在矩形的中心位置；
图9示例性示出了在重复单元区可以是矩形的实施方式中第一凹点图形可以形成在矩形的中心位置；
图10A至图10C示例性示出了重复单元区可以是矩形的实施方式中形成孔洞图形；
图11示例性示出了重复单元区可以是矩形的实施方式中由多个重复单元区形成的图形阵列，其中第一凹点图形可以位于矩形的中心位置；
图12示例性示出了在重复单元区可以是六边形的实施方式中第一凹点图形可以形成在六边形的中心位置；
图13A至图13C示例性示出了重复单元区可以是六边形的实施方式中形成孔洞图形；
图14示例性示出了重复单元区可以是六边形的实施方式中由多个重复单元区形成的图形阵列，其中第一凹点图形可以位于六边形的中心位置；
图15示例性示出了在重复单元区可以是三角形的实施方式中第一凹点图形可以形成在三角形的中心位置；
图16A至图16C示例性示出了重复单元区可以是三角形的实施方式中形成孔洞图形；
图17示例性示出了重复单元区可以是三角形的实施方式中由多个重复单元区形成的图形阵列，其中第一凹点图形可以位于三角形的中心位置。
附图标记说明
110 衬底 112 硬掩膜层
120 光刻胶层 122 凸点图形
130 自对准间隔层 132 第一凹点图形
140 第二凹点图形 150 孔洞图形
具体实施方式
以下结合附图对本申请的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。
在本申请中，在未作相反说明的情况下，使用的方位词如“上面/之上、下面/之下、左边/左侧、右边/右侧”通常是指参照附图所示的上、下、左、右。“内、外”通常是指相对于各部件本身轮廓的内、外。
在附图中，示出的形状根据制造工艺和/或容差可以有变化。因此，本申请的示例性实施方式不限于附图中示出的特定形状，且可以包括在制造过程中造成的形状改变。此外，附图中的不同元件和区域只是示意性示出，因此本申请不限于附图中示出的相对尺寸或距离。
图1(包括1A和1B)至图6(包括6A和6B)示出了根据本申请实施方式的用于形成图形的方法的流程图。参考图1至图6，根据本申请的实施方式的用于形成图形的方法可以包括以下步骤。
该方法可以包括提供一衬底110，衬底110上可以设置有硬掩膜层112(hardmask)。硬掩膜层112可以是例如通过化学气相沉积(Chemical Vapor Deposition，CVD)生成的无机薄膜材料。硬掩膜层112的材料可以包含但不限于TiN、SiN、SiO2等。可以在硬掩膜层112上涂覆光刻胶层120。如图1A和图1B示例性示出，可以对光刻胶层120进行曝光和显影，以形成凸点状图形阵列。曝光和显影属于光刻技术中的一部分，本文中不再赘述。凸点状图形阵列可以包括多个重复单元区，每个重复区可以被定义为从垂直于衬底110的表面的纵向观察由三个或三个以上凸点图形122为边角点围成的多边形区域。
如图2A和图2B示例性示出，在凸点图形122和硬掩膜层112上可以沉积一自对准间隔层130，该自对准间隔层130可以覆盖凸点图形122的顶面和侧面以及硬掩膜层112的显露上表面，并使自对准间隔层130在重复单元区的中心处形成有一第一凹点图形132(即包含凹陷)。自对准间隔层130的材料可以包含但不限于，氧化硅、多晶硅、光刻胶、金属等。
可以通过自对准方式形成第一凹点图形132。例如，可以利用高阶梯覆盖率的沉积方法以及自对准间隔层130的厚度不足以克服凸点图形122和硬掩膜层112的高度差，自然形成凹陷。
在本申请的进一步或较佳实施方式中，如图3A和图3B示例性示出，可以对第一凹点图形132进行刻蚀以扩大并修饰第一凹点图形132的开口尺寸。在本申请的一实施方式中，可以利用湿法回蚀技术对第一凹点图形132进行刻蚀以扩大第一凹点图形132的开口尺寸。在一个示例中，可以通过控制回蚀的酸浓度和时间来控制第一凹点图形132的大小。图7A至7B示出了根据本申请的实施方式使用湿法回蚀技术刻蚀第一凹点图形132来扩大第一凹点图形132的开口尺寸的示例。
如图4A和图4B示例性示出，在形成凹陷之后，可以刻蚀去除自对准间隔层130覆盖凸点图形122的顶面的部位，直至暴露出光刻胶层120的凸点图形122，并在第一凹点图形132的底部暴露出硬掩膜层112。
如图5A和图5B示例性示出，去除光刻胶层120的凸点图形122，使自对准间隔层130具有暴露出硬掩膜层112的多个第二凹点图形140，第一凹点图形132位于多个第二凹点图形140的中心处。去除光刻胶层120的方式可以采用本领域技术人员所知的技术，例如可以使用有机溶剂去除光刻胶层120。在去除光刻胶层120之后，会在硬掩膜层112留下与凸点图形122对应的孔洞，即第二凹点图形140。此时，第一凹点图形132和第二凹点图形140均暴露出硬掩膜层112。
如图6A和图6B示例性示出，经由自对准间隔层130对硬掩膜层112进行刻蚀以形成孔洞图形150，孔洞图形150位置可以对应于第一凹点图形132及第二凹点图形140；以及去除自对准间隔层130。
经过上述的步骤，可以形成所需的间距倍增的孔洞阵列，其可以应用到DRAM阵列中，可以增大电容的密度，提高DRAM性能。另外，从制程上来说，可以不用经过多次曝光形成更密集的孔洞阵列。
在本申请的实施方式中，在扩大第一凹点图形132之后，自对准间隔层130的上表面与光刻胶层120的凸点图形122的顶面之间的距离可以与第一凹点图形132的底面与硬掩膜层112的表面之间的距离相等。这样，在刻蚀自对准间隔层130的过程中，当刻蚀到暴露出光刻胶层120的凸点图形122的同时可以在第一凹点图形132的底部暴露出硬掩膜层112。例如可以通过控制回蚀的酸浓度和时间来控制第一凹点图形132的底面与硬掩膜层112的表面之间的距离与自对准间隔层130的上表面与光刻胶层120的凸点图形122的顶面之间的距离相等。
重复单元区可以包括多种图形模式。在本申请的一个实施方式中，如图8示例性示出，重复单元区可以为由其中三个相邻近的凸点图形122(图中示出的阴影圆形)作为边角点围成的三角形。在对光刻胶层120进行曝光和显影后，可以形成凸点图形122，从垂直方向观察(俯视)能看到点阵列，如图8的左图示例性示出，重复单元区可以是由三个相邻近的凸点图形122作为边角点围成的三角形。第一凹点图形132形成在三角形的中心位置，如图8的右图示例性示出。在执行上述的形成图形的方法之后，在硬掩膜层112上形成位置与凸点图形122和第一凹点图形132对应的孔洞图形150。
在本申请的另一个实施方式中，重复单元区可以由其中四个相邻近的凸点图形122作为边角点围成的矩形。图9示例性示出了在重复单元区可以是矩形的实施方式中第一凹点图形132可以形成在矩形的中心位置。图10A至图10C示例性示出了重复单元区是矩形的实施方式中形成孔洞图形150。所属领域技术人员可以理解，在图10A至图10C的实施方式中形成孔洞图形150的步骤与上述实施方式中的类似，因此图10A至图10C只是示例性示出形成孔洞图形150的一部分过程。图11示例性示出了重复单元区是矩形的实施方式中由多个重复单元区形成的图形阵列，其中第一凹点图形132位于矩形的中心位置。参考图9、图10A至图10C以及图11，在执行上述的形成图形的方法之后，在硬掩膜层112上形成位置与凸点图形122和第一凹点图形132对应的孔洞图形150。
在本申请的再一个实施方式中，重复单元区由两次曝光分别形成的凸点图形122作为边角点围成的六边形。图12示例性示出了在重复单元区可以是六边形的实施方式中第一凹点图形132可以形成在六边形的中心位置。图13A至图13C示例性示出了重复单元区是六边形的实施方式中形成孔洞图形150。所属领域技术人员可以理解，在图13A至图13C的实施方式中形成孔洞图形150的步骤与上述实施方式中的类似，因此图13A至图13C只是示例性示出形成孔洞图形150的一部分过程。图14示例性示出了重复单元区是六边形的实施方式中由多个重复单元区形成的图形阵列，其中第一凹点图形132位于六边形的中心位置。参考图12、图13A至图13C以及图14，122a表示的图形可以是在光刻胶层120第一次曝光形成的(阴影为竖线的图形)，122b表示的图形可以是在光刻胶层120第二次曝光形成的(阴影为斜线的图形)。在执行上述的形成图形的方法之后，在硬掩膜层112上形成位置与凸点图形122和第一凹点图形132对应的孔洞图形150。
在本申请的还一个实施方式中，重复单元区可以由三次曝光分别形成的凸点图形122作为边角点围成的三角形。图15示例性示出了在重复单元区可以是三角形的实施方式中第一凹点图形132可以形成在三角形的中心位置。图16A至图16C示例性示出了重复单元区是三角形的实施方式中形成孔洞图形150。所属领域技术人员可以理解，在图16A至图16C的实施方式中形成孔洞图形150的步骤与上述实施方式中的类似，因此图16A至图16C只是示例性示出形成孔洞图形150的一部分过程。图17示例性示出了重复单元区是三角形的实施方式中由多个重复单元区形成的图形阵列，其中第一凹点图形132位于三角形的中心位置。参考图15、图16A至图16C以及图17，122a表示的图形可以是在光刻胶层120第一次曝光形成的图形(阴影为竖线的图形)，122b表示的图形可以是在光刻胶层120第二次曝光形成的图形(阴影为斜线的图形)，以及122c表示的图形可以是在光刻胶层120第三次曝光形成的图形(阴影为交叉线的图形)。在执行上述的形成图形的方法之后，在硬掩膜层112上形成位置与凸点图形122和第一凹点图形132对应的孔洞图形150。
在本申请的实施方式中，还提供使用上述实施方式中的任意描述的用于形成图形的方法制造的衬底110。具体地，参考附图，衬底110可以包括硬掩膜层112，该硬掩膜层112可以具有孔洞图形150。孔洞图形150可以包括第一孔洞图形阵列和第二孔洞图形阵列。第一孔洞图形阵列可以与凸点图形122对应，第二孔洞图形阵列可以与第一凹点图形132对应。也就是说，第一孔洞图形阵列和第二孔洞图形阵列的布局可以与参照图8至图17描述的凸点图形122与第一凹点图形132的布局相同或相对应。
更具体地，在本申请的一个实施方式中，第一孔洞图形阵列可以包括多个重复单元区，每个重复单元区可以被定义为从垂直于衬底110的表面的纵向观察由三个或三个以上第一孔洞图形为边角点围成的多边形区域，第二孔洞图形阵列中的一个第二孔洞图形可以位于一个重复单元区的中心处。
重复单元区可以包括多种图形模式。在本申请的一个实施方式中，重复单元区可以为由其中三个相邻近的第一孔洞图形作为边角点围成的三角形。
在本申请的另一个实施方式中，重复单元区可以由其中四个相邻近的第一孔洞图形作为边角点围成的矩形。
在本申请的再一个实施方式中，重复单元区可以由六个第一孔洞图形作为边角点围成的六边形。这六个第一孔洞图形可以对应于由两次曝光分别形成的凸点图形122。
在本申请的还一个实施方式中，重复单元区可以由九个第一孔洞图形作为边角点围成的三角形。这九个第一孔洞图形可以对应于由三次曝光形成的九个凸点图形122。每次曝光形成的三个凸点图形122可以作为边角点围成一个较小的三角形。
在本申请的实施方式中，还提供了包括上述衬底110的动态随机存取存储器(Dynamic Random Access Memory，DRAM)。
以上结合附图详细描述了本申请的优选实施方式，但是，本申请并不限于上述实施方式中的具体细节，在本申请的技术构思范围内，可以对本申请的技术方案进行多种简单变型，这些简单变型均属于本申请的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本申请对各种可能的组合方式不再另行说明。
此外，本申请的各种不同的实施方式之间也可以进行任意组合，只要其不违背本申请的思想，其同样应当视为本申请所公开的内容。
Claims (8)
1.一种用于形成图形的方法，其特征在于，该方法包括：
提供一衬底，该衬底上设置有硬掩膜层；
在所述硬掩膜层上涂覆光刻胶层；
对所述光刻胶层进行曝光和显影，以形成凸点状图形阵列，该凸点状图形阵列包括多个重复单元区，每个重复单元区被定义为从垂直于所述衬底的表面的纵向观察由三个或三个以上凸点图形为边角点围成的多边形区域；
在所述凸点图形和所述硬掩膜层上沉积一自对准间隔层，所述自对准间隔层覆盖所述凸点图形的顶面和侧面以及所述硬掩膜层的显露上表面，并使所述自对准间隔层在所述重复单元区的中心处形成有一第一凹点图形，通过自对准方式形成所述第一凹点图形；所述自对准方式被设置为利用高阶梯覆盖率的沉积方法以及自对准间隔层的厚度不足，克服所述凸点图形和所述硬掩膜层的高度差，自然形成所述第一凹点图形；
刻蚀去除所述自对准间隔层覆盖所述凸点图形的顶面的部位，直至暴露出所述光刻胶层的所述凸点图形，并在所述第一凹点图形的底部暴露出所述硬掩膜层；
去除所述光刻胶层的所述凸点图形，使所述自对准间隔层具有暴露出所述硬掩膜层的多个第二凹点图形，所述第一凹点图形位于多个所述第二凹点图形的中心处；
经由所述自对准间隔层对所述硬掩膜层进行刻蚀以形成孔洞图形，所述孔洞图形位置对应于所述第一凹点图形及所述第二凹点图形；以及
去除所述自对准间隔层；
对所述第一凹点图形进行刻蚀以扩大并修饰所述第一凹点图形的开口尺寸。
2.根据权利要求1所述的方法，其特征在于，利用湿法回蚀技术对所述第一凹点图形进行刻蚀。
3.根据权利要求2所述的方法，其特征在于，通过控制回蚀的酸浓度和时间来控制所述第一凹点图形的大小。
4.根据权利要求1所述的方法，其特征在于，在扩大所述第一凹点图形之后，所述自对准间隔层的上表面与所述光刻胶层的凸点图形的顶面之间的距离与所述第一凹点图形的底面与所述硬掩膜层的表面之间的距离相等。
5.根据权利要求1所述的方法，其特征在于，所述重复单元区由其中三个相邻近的所述凸点图形作为边角点围成的三角形。
6.根据权利要求1所述的方法，其特征在于，所述重复单元区由其中四个相邻近的所述凸点图形作为边角点围成的矩形。
7.根据权利要求1所述的方法，其特征在于，所述重复单元区由两次曝光分别形成的凸点图形作为边角点围成的六边形。
8.根据权利要求1所述的方法，其特征在于，所述重复单元区由三次曝光分别形成的凸点图形作为边角点围成的三角形。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810902078.0A CN110828301B (zh) | 2018-08-09 | 2018-08-09 | 用于形成图形的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810902078.0A CN110828301B (zh) | 2018-08-09 | 2018-08-09 | 用于形成图形的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110828301A CN110828301A (zh) | 2020-02-21 |
| CN110828301B true CN110828301B (zh) | 2023-02-28 |
Family
ID=69541534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810902078.0A Active CN110828301B (zh) | 2018-08-09 | 2018-08-09 | 用于形成图形的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110828301B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114725101B (zh) * | 2021-01-04 | 2023-12-01 | 长鑫存储技术有限公司 | 半导体结构制作方法及半导体结构 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
| KR100924611B1 (ko) * | 2007-05-11 | 2009-11-02 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
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| US10832908B2 (en) * | 2016-11-11 | 2020-11-10 | Lam Research Corporation | Self-aligned multi-patterning process flow with ALD gapfill spacer mask |
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-
2018
- 2018-08-09 CN CN201810902078.0A patent/CN110828301B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
|---|---|
| CN110828301A (zh) | 2020-02-21 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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