CN110797314A - 组件 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000011347 resin Substances 0.000 claims description 11
- 229920005989 resin Polymers 0.000 claims description 11
- 238000007789 sealing Methods 0.000 claims description 10
- 230000000694 effects Effects 0.000 description 10
- 239000004020 conductor Substances 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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- H01L2924/141—Analog devices
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- H01L2924/14215—Low-noise amplifier [LNA]
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
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- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
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Abstract
本发明提供了提高屏蔽性能的组件。组件(101)具备:具有主面的基板、安装于主面(1u)的第一部件(41)、以及跨第一部件(41)地接合到主面(1u)的两根以上的导线(5)。两根以上的上述导线(5)各自具有第一端(51)和第二端(52)。当关注两根以上的上述导线(5)中的相互相邻的两根导线(5)时,上述两根导线(5)的第一端(51)彼此之间的距离(A)短于上述两根导线(5)的第二端(52)彼此之间的距离(B)。
Description
技术领域
本发明涉及组件。
背景技术
在日本专利第5276169号(专利文献1)中记载了在模塑化合物(密封树脂)封入裸片(电子部件)而成的电子组件中,使用引线接合弹簧作为遮挡电磁波的屏蔽的构造。
专利文献1:日本专利第5276169号
在专利文献1所记载的结构中,引线接合弹簧仅形成在被树脂密封的组件的外周部,存在屏蔽性能不充分这个问题。
发明内容
因此,本发明的目的在于提供提高屏蔽性能的组件。
为了实现上述目的,基于本发明的组件具备:基板,具有主面;第一部件,被安装于所述主面;以及两根以上的导线,跨所述第一部件地接合到所述主面,两根以上的所述导线各自具有第一端和第二端,当关注两根以上的所述导线中的相互相邻的两根导线时,所述两根导线的所述第一端彼此之间的距离短于所述两根导线的所述第二端彼此之间的距离。
发明效果
根据本发明,由于两根以上的导线跨第一部件地接合到主面,所以能够屏蔽第一部件。尤其是,在第一端排列的位置上导线的排列变得密集,特别能够有重点地屏蔽。因此,能够成为提高屏蔽性能的组件。
附图说明
图1是基于本发明的实施方式1中的组件的第一立体图。
图2是基于本发明的实施方式1中的组件的第二立体图。
图3是基于本发明的实施方式1中的组件的透视俯视图。
图4是沿着图3中的IV-IV线的箭头方向的剖视图。
图5是基于本发明的实施方式1中的组件的明示出区域的透视俯视图。
图6是基于本发明的实施方式2中的组件的透视俯视图。
图7是基于本发明的实施方式2中的组件的第一变形例的透视俯视图。
图8是基于本发明的实施方式2中的组件的第二变形例的透视俯视图。
图9是基于本发明的实施方式3中的组件的透视俯视图。
图10是基于本发明的实施方式3中的组件的明示出区域的透视俯视图。
图11是基于本发明的实施方式3中的组件的变形例的透视俯视图。
图12是基于本发明的实施方式4中的组件的透视俯视图。
图13是基于本发明的实施方式4中的组件的明示出区域的透视俯视图。
图14是基于本发明的实施方式5中的组件的透视俯视图。
图15是基于本发明的实施方式5中的组件的明示出区域的透视俯视图。
图16是基于本发明的实施方式5中的组件的变形例的透视俯视图。
图17是基于本发明的实施方式6中的组件的透视俯视图。
图18是基于本发明的实施方式6中的组件的明示出区域的透视俯视图。
图19是基于本发明的实施方式6中的组件的变形例的透视俯视图。
附图标记的说明
1…基板、1u…主面、2…绝缘层、3…密封树脂、5…导线、6…屏蔽膜、7、7a、7b、7c、7d…焊盘电极、11…外部连接电极、12…导体导通孔、13…内部导体图案、41…第一部件、42…第二部件、43…第三部件、44…第四部件、48a、48b、48c、48d…部件、49…芯片部件、51…第一端、52…第二端、61…第一区域、62、62a、62b、62c、62d…第二区域、101、102、103、104、105、105a、106、107、108、109、110…组件。
具体实施方式
在附图中所示出的尺寸比并不一定忠实地表示现实的尺寸比,为了便于说明,有时夸张地示出尺寸比。在以下的说明中,在提及到上或者下的概念时,不一定意味绝对的上或者下,有时意味被图示出的姿势中的相对的上或者下。
(实施方式1)
(构成)
参照图1至图4,对基于本发明的实施方式1中的组件进行说明。此处所说的组件可以是部件内置组件或者部件安装组件。
图1表示本实施方式中的组件101的外观。组件101的上表面以及侧面被屏蔽膜6覆盖。图2示出从图1中的斜下方观察时的组件101。组件101的下表面未被屏蔽膜6覆盖,基板1露出。在基板1的下表面设置有一个以上的外部连接电极11。图2所示的外部连接电极11的数量、大小、排列只是一个例子。基板1可以在表面或者内部具备布线。基板1可以是树脂基板,也可以是陶瓷基板。基板1还可以是多层基板。图3示出组件101的透视俯视图。图3是相当于从上观察时的通过除去组件101的屏蔽膜6的上表面而除去密封树脂3的状态。第一部件41被安装在基板1的主面1u上。第一部件41例如可以是IC(Integrated Circuit:集成电路)。更具体而言,第一部件41例如可以是LNA(Low Noise Amplifier:低噪声放大器)。在主面1u配置有多个焊盘电极7。图4示出沿着图3中的IV—IV线的箭头方向的剖视图。
本实施方式中的组件101具备:具有主面1u的基板1、安装于主面1u的第一部件41、以及跨第一部件41地接合到主面1u的两根以上的导线5。两根以上的上述导线5各自具有第一端51和第二端52。第一端51以及第二端52分别与任意一个焊盘电极7连接。此处,“第一端”是接合的起点,“第二端“是接合的终点。当关注两根以上的上述导线5中的相互相邻的两根导线时,上述两根导线的第一端51彼此之间的距离A短于上述两根导线的第二端52彼此之间的距离B。这如前述那样通过将起点侧设为第一端、将终点侧设为第二端能够实现。即,由于第一端是接合的起点,所以在使第一端连接到焊盘电极7时,能够将导线5相对于主面1u垂直地拉起。因此,在该时刻,几乎没有导线5和第一部件41的接触的担心。因而,关于第一端,能够使导线5和第一部件41靠近配置。另一方面,由于第二端是接合的终点,较难垂直地朝向主面1u形成导线5,所以与第一端侧相比,需要使导线5和第一部件41分离。由于这样的事情,在图4中,第一端51处于距第一部件41较近的位置,而第二端52远离第一部件41。在本实施方式中,将屏蔽的必要性更高的一方的位置设为接合的第一端。
如图4所示,导体导通孔12与设置于基板1的下表面的外部连接电极11电连接。在基板1的内部配置有内部导体图案13。导体导通孔12贯通绝缘层2,使外部连接电极11和内部导体图案13电连接。此处所示的外部连接电极11、导体导通孔12以及内部导体图案13的位置、大小、排列只是作为一个例子进行示出,并不限于此。
在图3以及图4所示的例子中,在主面1u,除了第一部件41之外,还安装有第二部件42、芯片部件49。第二部件42例如可以是IC。在此处假设芯片部件49是电容器,芯片部件的种类并不限于此。芯片部件例如可以是滤波器,也可以是电阻。安装于主面1u的各种部件的位置、大小、排列只是作为一个例子进行示出,并不限于此。
(作用、效果)
在本实施方式中,由于具备跨第一部件41地接合到主面1u的两根以上的导线5,所以能够通过这些导线5来屏蔽第一部件41。
而且,在本实施方式中,当关注两根以上的上述导线5中的相互相邻的两根导线时,上述两根导线的第一端51彼此之间的距离A短于上述两根导线的第二端52彼此之间的距离B,所以在第一端51排列的地方,导线5的排列变得密集,特别能够有重点地屏蔽。因此,能够实现提高屏蔽性能的组件。
如本实施方式所示那样,优选组件101具备屏蔽膜6,该屏蔽膜6被配置为远离主面1u并遮盖第一部件41以及上述两根以上的导线5。在图4中示出与主面1u分离配置屏蔽膜6的样子。通过采用该结构,也能够获得由屏蔽膜6带来的屏蔽效果。如图4所示,优选在屏蔽膜6的内侧的空间中填满密封树脂3。换言之,优选组件101具备密封树脂3,该密封树脂3被配置为覆盖第一部件41以及两根以上的上述电线5。如本实施方式所示,在组件101也具备第二部件42的情况下,优选组件101具备密封树脂3,该密封树脂3被配置为覆盖第一部件41、第二部件42以及两根以上的上述导线5。
如图4所示,优选两根以上的上述导线5中的至少一根与屏蔽膜6接触。通过采用该结构,从而屏蔽膜6通过导线5与基板的接地连接,所以能够高效地屏蔽被屏蔽膜6包围的空间内。
在本实施方式所示的组件101中,如图5所示,能够将导线5的端的排列分开考虑为第一区域61以及第二区域62。多个导线5的第一端51在第一区域61中与主面1u连接。多个导线5的第二端52在第二区域62中与主面1u连接。
在此处所示的例子中,第一区域61沿着第一部件41的一个边呈直线状地配置。第二区域62沿着第一部件41的两个边呈L字状地配置。第一区域61被配置在第一部件41与第二部件42之间。
例如,抑制第一部件41与第二部件42之间的相互的电磁干扰。如本实施方式所示,优选组件101具备安装于主面1u的第二部件42,主面1u具有连接两根以上的上述导线5的第一端51和主面1u的第一区域61,第一区域61的至少一部分位于第一部件41与第二部件42之间。通过采用该结构,从而在第一部件41与第二部件42之间配置第一区域61,在第一区域61密集地排列第一端51,所以能够有重点地屏蔽第一部件41与第二部件42之间,并能够减少第一部件41与第二部件42之间会产生的电磁的影响。
此外,优选两根以上的上述导线5的第一端51在同一侧排列。在本实施方式所示的例子中,当关注两根以上的上述导线5的集合时,第一端51彼此在一侧排列,第二端52彼此在另一侧排列。第一端51彼此的排列比第二端52彼此的排列密集。
此外,在第一部件41为LNA的情况下,能够改善接收灵敏度。在第一部件41为LNA的情况下,除了作为第一部件41的LNA之外,还可以配置LNA的输入匹配用的电感器,但对于LNA的输入匹配用的电感器,也同样地优选屏蔽。
(实施方式2)
(结构)
参照图6,对基于本发明的实施方式2中的组件进行说明。图6示出从平面透视时的本实施方式中的组件102。本实施方式中的组件102与实施方式1所说明的组件101相比,基本的构成相同,但在以下的点不同。
组件102除了焊盘电极7之外还具备焊盘电极7a。在焊盘电极7连接一个第一端51或者一个第二端52。在焊盘电极7a连接多个第一端51。
在本实施方式中,在第一区域61中配置有一体的焊盘电极7a,该焊盘电极7a一并连接两根以上的上述第一端51。
(作用、效果)
在本实施方式中,由于具备一体的焊盘电极7a且该焊盘电极7a一并连接两根以上的上述第一端51,所以关于使用一体的焊盘电极7a的部分,能够通过一个导通孔与基板1的接地电极连接。即,在焊盘电极各自分开的情况下,分别对于各自分开的焊盘电极,需要与基板1的接地电极连接的导通孔,但通过使用一体的焊盘电极,可以减少导通孔的数量。在本实施方式中,能够高效地一并对多个导线5给予相同的电位。
在图6所示的例子中,第一区域61为包括一个焊盘电极7a和多个焊盘电极7的结构,但并不限于此,也考虑其它的组合。例如可以是图7所示的组件103那样的组件。在组件103中,第一区域61包括多个焊盘电极7b,在各焊盘电极7b连接有多个第一端51。
并且,可以是图8所示的组件104那样的组件。在组件104中,第一区域61包括一个焊盘电极7c,在第一区域61中,与主面1u连接的第一端51全部与该一个焊盘电极7c连接。这样,能够通过一个导通孔与基板1的接地电极连接。还能够减少部件件数。另外,如果这样配置共用的焊盘电极7c,则能够通过焊盘电极7c对全部的第一端51容易均等地设为接地电位。
(实施方式3)
(构成)
参照图9至图10,对基于本发明的实施方式3中的组件进行说明。图9示出从平面透视时的本实施方式中的组件105。图10示出明示出区域的图。本实施方式中的组件105与实施方式1所说明的组件101相比,基本的构成相同,但在以下的点不同。
在组件105中,第一部件41被两根以上的上述导线5的第一端51以及第二端52的集合体中的至少一部分包围。即,两根以上的导线5被配置为遍及第一部件41的整周,并跨越第一部件41。如图10所示,排列有第一端51的第一区域61呈L字形。在图10所示的例子中,排列有第二端52的第二区域62也呈L字形。全部导线5不一定为相同的长度。在此处所示的例子在,两根以上的导线5在距屏蔽膜6较远的一侧的第一端侧密集地排列。由此,即使在距屏蔽膜6较远的一侧,也能够提高屏蔽性。
(作用、效果)
在本实施方式中,由于第一部件41被导线的端包围,所以能够对第一部件41充分进行屏蔽,而且,关于第一区域61,特别是能够有重点地进行屏蔽。
(变形例)
参照图11,对本实施方式中的组件的变形例进行说明。图11示出从平面透视时的作为变形例的组件105a。在组件105a中,第一部件41为LNA,第二部件42为Rx滤波器。在基板1的主面1u,除了第一部件41以及第二部件42之外,还配置有部件48a、48b、48c、48d。部件48a为ANTSW(天线开关)。部件48b为Tx滤波器。部件48c为PA(Power Amplifier:功率放大器)。部件48d为PA的控制器。作为LNA的第一部件41被两根以上的上述导线5的第一端51以及第二端52的集合体中的至少一部分包围。即,两根以上的导线5被配置为遍及LNA的整周,并跨越LNA。排列有第一端51的第一领域61呈L字形,以沿着作为LNA的第一部件41的两个边。排列有第二端52的第二区域62也呈L字形,以沿着作为LNA的第一部件41的其它两个边。第一区域61的至少一部分被配置为将作为LNA的第一部件41和作为Rx滤波器的第二部件42分离。两根以上的导线5在第一端51侧密集地排列。即,跨越LNA的多个导线5在作为第二部件42以及部件48a、48b、48c、48d的侧的第一端51侧密集地排列。跨越LNA的多个导线5尤其在第一端51侧密集地排列,第一端51侧是配置有作为发送所涉及的部件的PA即部件48c的一侧。因此,在组件105a中,接收灵敏度的改善效果较高。
(实施方式4)
(构成)
参照图12至图13,对基于本发明的实施方式4中的组件进行说明。图12示出从平面透视时的本实施方式中的组件106。图13示出明示出区域的图。
组件106具备:具有主面1u的基板1、和安装于主面1u的多个部件。此处,作为多个部件的一个例子,示出第一部件41以及第二部件42。对上述多个部件中的各个部件,配置跨该部件地接合到主面1u的两根以上的导线5。即,跨第一部件41地配置第一群的两根以上的导线5,跨第二部件42地配置第二群的两根以上的导线5。如图12所示,上述两根以上的导线5各自具有第一端51和第二端52。如图13所示,主面1u具有与上述多个部件相关的两根以上的上述导线5的第一端51集中地与主面1u连接的共用的第一区域61。在第一区域61中相互相邻的两个第一端51彼此之间的距离短于第一区域61以外相互相邻的第二端52彼此之间的距离。在此处所示的例子中,第二端52在两个第二区域62a、62b的任意一个中与主面1u连接。第二区域62a沿着第一部件41的两个边地被配置成L字形。第二区域62b沿着第二部件42的两个边地被配置成L字形。在第一区域61中,焊盘电极7呈直线状地排列成一列。在第一区域61中,跨第一部件41的导线5的第一端51和跨第二部件42的导线5的第一端51交替排列。
(作用、效果)
在本实施方式中,由于成为针对多个部件分别用两根以上的导线5跨越的结构,所以能够针对多个部件分别独立地形成屏蔽。由于设置有共用的第一区域61,所以在第一区域61中集中大量的第一端51,能够更可靠地屏蔽。
在此处所示的例子中,例示出针对第一部件41和第二部件42合计两个部件,导线5进行跨越的构造,但也对三个以上的部件考虑同样的结构。另外,在基板1的主面1u,除了这些多个部件之外,还可以安装没有被导线跨越的部件。也在图12中,例如在图中左侧安装没有被任何一个导线5跨越的部件。而且,在图12中,也安装有芯片部件49。芯片部件49是作为例子而进行示出,不是必需的。
(实施方式5)
(构成)
参照图14至图15,对基于本发明的实施方式5中的组件进行说明。图14示出从平面透视时的本实施方式中的组件107。图15示出明示出区域的图。
在组件107中,在基板1的主面1u安装有四个部件。即,将第一部件41、第二部件42、第三部件43、第四部件44安装于主面1u。设置与这些部件相关的导线5的第一端51集中与主面1u连接的共用的第一区域61,四个部件被配置为相对于该第一区域61分别接触角部。第一领域61位于被四个部件的角部包围的位置,同时也延伸到两个部件之间的缝隙。第一区域61例如延伸到第一部件41与第二部件42之间。第一区域61例如延伸到第一部件41与第四部件44之间。第二区域62a、62b、62c、62d沿着各部件的边配置。第二区域62a、62b、62c、62d分别与第一部件41、第二部件42、第三部件43、第四部件44对应。
(作用、效果)
在本实施方式中,通过适当地配置导线5,从而能够针对多个部件分别进行屏蔽。尤其是在多个部件的角部集中的部位中,设置第一区域61,密集地配置导线5,所以能够有重点地减少在这样的部位中会产生的电磁波的影响。
此外,也可以采用图16所示的组件108那样的结构。在组件108中,在第一区域61中,并不是排列分体的焊盘电极,而是配置有一体化的焊盘电极7d。多个导线5的第一端51与焊盘电极7d连接。
(实施方式6)
(构成)
参照图17至图18,对基于本发明的实施方式6中的组件进行说明。图17示出从平面透视时的本实施方式中的组件109。图18示出明示出区域的图。
在组件109中,在基板1的主面1u安装有四个部件。即,将第一部件41、第二部件42、第三部件43、第四部件44安装于主面1u。设置与这些部件相关的导线5的第一端51集中与主面1u连接的共用的第一区域61,四个部件被配置为相对于该第一区域61分别接触角部。第二区域62a、62b、62c、62d沿着各部件的边配置。第二区域62a、62b、62c、62d分别与第一部件41、第二部件42、第三部件43、第四部件44对应。
(作用、效果)
在本实施方式中,也获得与实施方式5相同的效果。
此外,可以采用图19所示的组件110那样的结构。在组件110中,在第一区域61中,并不是排列分体的焊盘电极,而是配置有一体化的焊盘电极7e。多个导线5的第一端51与焊盘电极7e连接。
此外,在上述各实施方式中,例示出部件为长方形,但部件的形状不一定是长方形,也可以是其它形状。
此外,可以适当地组合并采用上述实施方式中的多个实施方式。
此外,本次公开的上述实施方式在全部方面仅为例示,不起限制作用。本发明的范围由本发明的保护范围示出,包括与本发明的保护范围均等意思以及范围内的全部变更。
Claims (11)
1.一种组件,具备:
基板,具有主面;
第一部件,被安装于所述主面;以及
两根以上的导线,跨所述第一部件地接合到所述主面,
两根以上的所述导线各自具有第一端和第二端,
当关注两根以上的所述导线中的相互相邻的两根导线时,所述两根导线的所述第一端彼此之间的距离短于所述两根导线的所述第二端彼此之间的距离。
2.根据权利要求1所述的组件,其中,
两根以上的所述导线的所述第一端在同一侧排列。
3.根据权利要求1或2所述的组件,其中,
所述组件具备第二部件,所述第二部件被安装于所述主面,
所述主面具有连接两根以上的所述导线的所述第一端和所述主面的第一区域,
所述第一区域的至少一部分位于所述第一部件与所述第二部件之间。
4.根据权利要求3所述的组件,其中,
在所述第一区域中配置有一体的焊盘电极,该焊盘电极一并连接两个以上的所述第一端。
5.根据权利要求1至4中的任一项所述的组件,其中,
所述组件具备密封树脂,所述密封树脂被配置为覆盖所述第一部件以及两根以上的所述导线。
6.根据权利要求1至5中的任一项所述的组件,其中,
所述组件具备屏蔽膜,所述屏蔽膜被配置为与所述主面分离且遮盖所述第一部件以及两根以上的所述导线。
7.根据权利要求6所述的组件,其中,
两根以上的所述导线中的至少一根与所述屏蔽膜接触。
8.根据权利要求1至7中的任一项所述的组件,其中,
所述第一部件被两根以上的所述导线的所述第一端以及所述第二端的集合体中的至少一部分包围。
9.根据权利要求3所述的组件,其中,
所述组件具备密封树脂,所述密封树脂被配置为覆盖所述第一部件、所述第二部件以及两根以上的所述导线。
10.根据权利要求1至9中的任一项所述的组件,其中,
所述第一部件是LNA。
11.一种组件,具备:
基板,具有主面;以及
多个部件,被安装于所述主面,
对多个所述部件分别配置有跨该部件地接合到所述主面的两根以上的导线,
两根以上的所述导线各自具有第一端和第二端,
所述主面具有共用的第一区域,在所述第一区域,与多个所述部件相关的两根以上的所述导线的所述第一端集中地与所述主面连接,
在所述第一区域中相互相邻的所述第一端彼此的中心距离短于在所述第一区域以外相互相邻的所述第二端彼此的中心距离。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018-146858 | 2018-08-03 | ||
JP2018146858 | 2018-08-03 | ||
JP2019-090885 | 2019-05-13 | ||
JP2019090885A JP7036087B2 (ja) | 2018-08-03 | 2019-05-13 | モジュール |
Publications (1)
Publication Number | Publication Date |
---|---|
CN110797314A true CN110797314A (zh) | 2020-02-14 |
Family
ID=69229029
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910707286.XA Pending CN110797314A (zh) | 2018-08-03 | 2019-08-01 | 组件 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20200043864A1 (zh) |
KR (2) | KR20200015408A (zh) |
CN (1) | CN110797314A (zh) |
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2019
- 2019-07-29 US US16/524,444 patent/US20200043864A1/en not_active Abandoned
- 2019-08-01 CN CN201910707286.XA patent/CN110797314A/zh active Pending
- 2019-08-01 KR KR1020190093625A patent/KR20200015408A/ko active Application Filing
-
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- 2021-05-31 KR KR1020210069747A patent/KR102279978B1/ko active IP Right Grant
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20200214 |
|
WD01 | Invention patent application deemed withdrawn after publication |