CN110797304B - 一种阵列基板及其制作方法 - Google Patents
一种阵列基板及其制作方法 Download PDFInfo
- Publication number
- CN110797304B CN110797304B CN201911101525.3A CN201911101525A CN110797304B CN 110797304 B CN110797304 B CN 110797304B CN 201911101525 A CN201911101525 A CN 201911101525A CN 110797304 B CN110797304 B CN 110797304B
- Authority
- CN
- China
- Prior art keywords
- passivation layer
- gas
- array substrate
- manufacturing
- preset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 121
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 66
- 238000002161 passivation Methods 0.000 claims abstract description 164
- 238000000034 method Methods 0.000 claims abstract description 67
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000007789 gas Substances 0.000 claims description 85
- 239000012495 reaction gas Substances 0.000 claims description 45
- -1 silicon ions Chemical class 0.000 claims description 10
- 238000005086 pumping Methods 0.000 claims description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 5
- 229910052757 nitrogen Inorganic materials 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000007795 chemical reaction product Substances 0.000 claims description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical group [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims 1
- 230000005611 electricity Effects 0.000 abstract description 14
- 230000003068 static effect Effects 0.000 abstract description 14
- 230000008054 signal transmission Effects 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 238000012423 maintenance Methods 0.000 abstract description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Chemical Vapour Deposition (AREA)
- Electroluminescent Light Sources (AREA)
Abstract
本发明公开了一种阵列基板及其制作方法,通过在形成第一钝化层后直接将残余气体抽出该密闭腔室,防止残余气体反应在第一钝化层上形成不稳定层;并且在残余气体抽出后会在密闭腔室内充入预设气体,并保持第一预设时间后抽出,该预设气体的保持可以有效的缓解静电对钝化层的损伤。即通过上述制作方法形成的阵列基板既可以防止静电对钝化层的损伤,也可以避免不稳定层的形成,避免刻蚀过程中尖角的出现,从而保证了位于钝化层上的电极层的均匀连续性,实现信号的有效传输,提高显示质量。
Description
技术领域
本发明涉及显示技术领域,尤其涉及一种阵列基板及其制作方法。
背景技术
相关技术中的阵列基板上包括:衬底基板,位于该衬底基板上的多个用以控制对应像素进行显示的薄膜晶体管,位于该薄膜晶体管背离衬底基板一侧的钝化层和电极层,该电极层通过钝化层上设置通孔与薄膜晶体管的源漏电极层电连接。
在阵列基板的制作过程中,通过在密闭腔室内充入混合气体并反应,将反应物沉积在衬底基板上形成钝化层,在形成预设厚度的钝化层后,为防止密闭腔室内产生的静电对所形成的钝化层产生影响,需将反应后的残余气体保持一段时间后,并分阶段放出。但是,在保持该残余气体的过程中会在该钝化层上形成一层不稳定层,由于该残余气体的浓度及密闭腔室的压强均不足,导致所形成的不稳定层的硬度要远大于钝化层的硬度,使得在刻蚀过孔的过程中会出现尖角现象,从而导致在该不稳定层上形成的电极层在该尖角处会出现虚断现象,易被腐蚀,影响信号的正常传输,导致显示质量下降。
因此,如何在形成钝化层的过程中防止不稳定层的出现,是本领域技术人员亟待解决的技术问题。
发明内容
有鉴于此,本发明实施例提供了一种阵列基板及其制作方法,以避免在形成钝化层的过程中出现不稳定层。
一方面,本发明实施例提供了一种阵列基板的制作方法,所述方法包括:
提供一衬底基板;
在充满第一反应气体的密闭腔室内,在所述衬底基板上形成第一钝化层;
在形成所述第一钝化层后,抽出所述密闭腔室内的残余气体;
在所述密闭腔室内充入预设气体,并保持第一预设时间段后抽出,完成所述第一钝化层的制作,其中,所述预设气体在所述密闭腔室内稳定存在。
在一种可能的实施方式中,在本发明实施例提供的阵列基板的制作方法中,所述在充满反应气体的密闭腔室内,在所述衬底基板上形成第一钝化层,具体包括:
将所述衬底基板置于所述密闭腔室内;
通过所述密闭腔室的进气口充入所述第一反应气体;
所述第一反应气体在所述密闭腔室内反应第二预设时间段,反应产物逐渐沉积在所述衬底基板上形成预设厚度的所述第一钝化层。
在一种可能的实施方式中,在本发明实施例提供的阵列基板的制作方法中,所述第一反应气体为包含有硅离子和氮离子的混合气体。
在一种可能的实施方式中,在本发明实施例提供的阵列基板的制作方法中,所述第一反应气体为:SiH4、NH3和N2的混合气体。
在一种可能的实施方式中,在本发明实施例提供的阵列基板的制作方法中,在所述形成所述第一钝化层后,抽出所述密闭腔室内的残余气体之后,所述方法包括:
多次循环执行所述在所述密闭腔室内充入预设气体,并保持第一预设时间段后抽出的步骤。
在一种可能的实施方式中,在本发明实施例提供的阵列基板的制作方法中,在形成所述第一钝化层之前,所述方法还包括:
在所述密闭腔室内,在所述衬底基板上依次形成第三钝化层和第二钝化层,其中,所述第一钝化层、所述第二钝化层和所述第三钝化层的硬度依次递增。
在一种可能的实施方式中,在本发明实施例提供的阵列基板的制作方法中,所述在所述密闭腔室内,在所述衬底基板上依次形成第三钝化层和第二钝化层,具体包括:
在所述密闭腔室内,采用第二反应气体形成所述第三钝化层;
在所述第三钝化层背离所述衬底基板的一侧,采用第三反应气体形成所述第二钝化层;
其中,所述第二反应气体和所述第三反应气体与所述第一反应气体的组分相同,且所述第一反应气体、所述第二反应气体和所述第三反应气体在所述密闭腔室内的浓度依次递减。
在一种可能的实施方式中,在本发明实施例提供的阵列基板的制作方法中,在完成所述第一钝化层的制作之后,所述方法还包括:
在预设位置处采用一道刻蚀工艺依次刻蚀所述第一钝化层、所述第二钝化层和所述第三钝化层,在所述第一钝化层指向所述衬底基板的方向上形成开口面积依次递减的过孔;
在所述第一钝化层背离所述衬底基板的一侧形成电极层,所述电极层在所述衬底基板上的正投影覆盖所述过孔和所述第一钝化层。
在一种可能的实施方式中,在本发明实施例提供的阵列基板的制作方法中,所述电极层为氧化铟锡透明电极层。
另一方面,本发明实施例还提供了一种阵列基板,所述阵列基板采用上述任一实施例提供的阵列基板的制作方法形成。
本发明的有益效果:
本发明实施例提供了一种阵列基板及其制作方法,该阵列基板的制作方法包括:提供一衬底基板;在充满第一反应气体的密闭腔室内,在所述衬底基板上形成第一钝化层;在形成所述第一钝化层后,抽出所述密闭腔室内的残余气体;在所述密闭腔室内充入预设气体,并保持第一预设时间段后抽出,完成所述第一钝化层的制作,其中,所述预设气体在所述密闭腔室内稳定存在。通过在形成第一钝化层后直接将残余气体抽出该密闭腔室,防止残余气体反应在第一钝化层上形成不稳定层;并且在残余气体抽出后会在密闭腔室内充入预设气体,并保持第一预设时间后抽出,该预设气体的保持可以有效的缓解静电对钝化层的损伤。即通过上述制作方法形成的阵列基板既可以防止静电对钝化层的损伤,也可以避免不稳定层的形成,避免刻蚀过程中尖角的出现,从而保证了位于钝化层上的电极层的均匀连续性,实现信号的有效传输,提高显示质量。
附图说明
图1为相关技术中阵列基板的剖面结构示意图;
图2为相关技术中阵列基板的钝化层的剖面结构示意图;
图3为图2刻蚀过孔后的钝化层的剖面结构示意图;
图4为本发明实施例提供的阵列基板的制作方法流程图;
图5为本发明实施例提供在密闭腔室内形成钝化层的结构示意图;
图6为本发明实施例提供的钝化层刻蚀过孔后的剖面结构示意图。
具体实施方式
相关技术中的阵列基板,如图1所示,包括:衬底基板01,依次位于该衬底基板01上的栅极层02、栅极绝缘层03、源漏电极层04、平坦化层05、第一电极层06、钝化层07和第二电极层08,其中,第一电极,06通过位于平坦化层05中的过孔与源漏电极层04连接,第二电极层08通过贯穿钝化层07和平坦化层05的过孔与源漏电极层04连接。
在阵列基板的性能检测过程中,第二电极08在与源漏电极层04连接的过孔处(如图1所示的A区域处)易被腐蚀,出现第二电极08虚断的现象。经检查发现,该虚断现象是由于在形成钝化层07的过程中出现的尖角现象导致的。具体为,钝化层07的形成是在避免腔室通过混合气体反应,反应物沉积在衬底基板01上所形成。如图2所示,钝化层07的具体结构包括:依次形成位于第一电极层06背离衬底基板01一侧的底层钝化层071、中层钝化层072和顶层钝化层073。但是,在形成完顶层钝化层073后,为防止密闭腔室内的静电对该顶层钝化层073产生影响,需将反应后的残余气体保持一段时间后,并分阶段放出。但是,在保持该残余气体的过程中会在顶层钝化层073上形成一层不稳定层074,由于该残余气体的浓度及密闭腔室的压强均不足,导致所形成的不稳定层074的硬度要远大于顶层钝化层073的硬度,且该不稳定层074的厚度约在2nm左右,从而在刻蚀过孔T1时,导致该不稳定层074的横向刻蚀速率要远小于顶层钝化层073的横向刻蚀速率,使得在刻蚀过孔的过程中会出现尖角现象(如图3所示的B区域),从而导致在该不稳定层074上形成的电极层在该尖角处会出现虚断现象,易被腐蚀,影响信号的正常传输,导致显示质量下降。
针对相关技术中阵列基板的制作过程存在的上述问题,本发明实施例提供了一种阵列基板及其制作方法。为了使本发明的目的,技术方案和优点更加清楚,下面结合附图,对本发明实施例提供的一种阵列基板及其制作方法的具体实施方式进行详细地说明。应当理解,下面所描述的优选实施例仅用于说明和解释本发明,并不用于限定本发明。并且在不冲突的情况下,本申请中的实施例及实施例中的特征可以相互组合。
除非另外定义,本发明使用的技术用语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性,而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同,而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接,而是可以包括电性的连接,不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系,当被描述对象的绝对位置改变后,则该相对位置关系也可能相应地改变。
附图中各部件的形状和大小不反应真实比例,目的只是示意说明本发明内容。
具体地,在本发明实施例提供的阵列基板的制作方法中,如图4所示,该方法包括步骤S401至S404,具体如下所示:
S401、提供一衬底基板;
S402、在充满第一反应气体的密闭腔室内,在衬底基板上形成第一钝化层;
S403、在形成第一钝化层后,抽出密闭腔室内的残余气体;
S404、在密闭腔室内充入预设气体,并保持第一预设时间段后抽出,完成第一钝化层的制作,其中,预设气体在密闭腔室内稳定存在。
本发明实施例提供了一种阵列基板的制作方法,通过在形成第一钝化层后直接将残余气体抽出该密闭腔室,防止残余气体反应在第一钝化层上形成不稳定层;并且在残余气体抽出后会在密闭腔室内充入预设气体,并保持第一预设时间后抽出,该预设气体的保持可以有效的缓解静电对钝化层的损伤。即通过上述制作方法形成的阵列基板既可以防止静电对钝化层的损伤,也可以避免不稳定层的形成,避免刻蚀过程中尖角的出现,从而保证了位于钝化层上的电极层的均匀连续性,实现信号的有效传输,提高显示质量。
需要说明的是,在本发明实施例提供的阵列基板的制作方法中,在抽出密闭腔室内的残余气体后,在密闭腔室内充入的预设气体是可以在该密闭腔室内稳定存在的气体,即该预设气体在密闭腔室内不发生反应,保证第一钝化层的稳定性,具体充入的该预设气体可以为氢气,因此在阵列基板的制作过程中氢气的使用频率较高,气源获得方便,当然也可以选择其他符合上述要求的预设气体,在此不作具体限定。
可选地,在本发明实施例提供的阵列基板的制作方法中,在充满反应气体的密闭腔室内,在衬底基板上形成第一钝化层,具体包括:
将衬底基板置于密闭腔室内;
通过密闭腔室的进气口充入第一反应气体;
第一反应气体在密闭腔室内反应第二预设时间段,反应产物逐渐沉积在衬底基板上形成预设厚度的第一钝化层。
具体地,在本发明实施例提供的阵列基板的制作方法中,如图5所示,该第一钝化层2的制作是在密闭腔室内完成的,具体为将衬底基板1置于密闭腔室M后,通过进气口a向该密闭腔室M内通入第一反应气体,其中,该第一反应气体为混合气体,相互混合的气体在密闭腔室M内发生反应,反应产物沉积在衬底基板1上形成第一钝化层2,其中,该第一钝化2的厚度是预设的,根据该第一钝化层2预设的厚度计算该第一反应气体在密闭腔室M内的反应时间,即第二预设时间段的长短。通常该第一钝化层2的厚度约为20nm左右,形成该厚度需要将第一反应气体在密闭腔室M内保持4s~8s,密闭腔室M内的压强为1.83T~1.87T,其中,该第一反应气体的浓度与相关技术中制作第一钝化层2所采用的反应气体浓度相同,在此不作具体限定。
可选地,在本发明实施例提供的阵列基板的制作方法中,第一钝化层为氮化硅,因此所采用的第一反应气体应为包含有硅离子和氮离子的混合气体。
具体地,在本发明实施例提供的阵列基板的制作方法中,该第一反应气体可以为:SiH4、NH3和N2的混合气体,当然也可以为其他包含有硅离子和氮离子的混合气体,在此不做具体限定。
可选地,在本发明实施例提供的阵列基板的制作方法中,在形成第一钝化层后,抽出密闭腔室内的残余气体之后,方法包括:
多次循环执行在密闭腔室内充入预设气体,并保持第一预设时间段后抽出的步骤。
具体地,在本发明实施例提供的阵列基板的制作方法中,如图5所示,在形成预设厚度第一钝化层2之后,立即从出气口b抽出密闭腔室M内的残余气体,防止不稳定层的产生。为避免密闭腔室M内的静电对第一钝化层2产生击伤,向密闭腔室M内充入预设气体,并使得该预设气体在密闭腔室M内稳定保存,以缓解静电对第一钝化层2的影响,具体约需要将该预设气体在该密闭腔室M内保存30s~1min后抽出。
为进一步降低静电对第一钝化层产生影响,可以多次循环执行上述步骤,以尽量降低静电对钝化层产生的损伤。在具体实施的过程中,可以循环执行三次上述步骤,在三次循环执行上述步骤的过程中,可以依次减小充入预设气体在密闭腔室内形成的压强,即,第一次充入的预设气体在密闭腔室内形成的压强大于第二次充入预设气体在密闭腔室内形成的压强,第二次充入预设气体在密闭腔室内形成的压强大于第三次充入预设气体在密闭腔室内形成的压强,以使得制作的第一钝化层最终在常压下保持稳定。其中,具体循环执行的次数根据实际情况进行选择,在此不作具体限定。
可选地,在本发明实施例提供的阵列基板的制作方法中,在形成第一钝化层之前,方法还包括:
在密闭腔室内,在衬底基板上依次形成第三钝化层和第二钝化层,其中,第一钝化层、第二钝化层和第三钝化层的硬度依次递增。
具体地,在本发明实施例提供的阵列基板的制作方法中,为保证在刻蚀过孔的过程中形成上开口大,下开口下的过孔形貌,需要使位于衬底基板上的钝化层各部分的硬度是不同的。在具体实施的过程中,如图5所示,可以在衬底基板1上依次形成第三钝化层4、第二钝化层3和第一钝化层2,使得第三钝化层4的硬度大于第二钝化层3的硬度,第二钝化层3的硬度大于第一钝化层2的硬度,从而使得远离衬底基板1的第一钝化层2的横向刻蚀速率大于靠近衬底基板1的第三钝化层4的横向刻蚀速率,以形成如图6所示的,上开口大,下开口下的过孔T2形貌。
可选地,在本发明实施例提供的阵列基板的制作方法中,在密闭腔室内,在衬底基板上依次形成第三钝化层和第二钝化层,具体包括:
在密闭腔室内,采用第二反应气体形成第三钝化层;
在第三钝化层背离衬底基板的一侧,采用第三反应气体形成第二钝化层;
其中,第二反应气体和第三反应气体与第一反应气体的组分相同,且第一反应气体、第二反应气体和第三反应气体在密闭腔室内的浓度依次递减。
具体地,在本发明实施例提供的阵列基板的制作方法中,制作第三钝化层和第二钝化层均是采用将混合气体充入密闭腔室内,将反应为进行沉积,从而形成第三钝化层和第二钝化层。其中,第三钝化层、第二钝化层和第一钝化层的材料均可以为氮化硅,因此,在制作该三个膜层是充入的反应气体的组分可以是相同。但是,第三钝化层的厚度为20nm,第二钝化层的厚度为400nm,第三钝化层的厚度为20nm,且需要使得在靠近衬底基板的方向上钝化层的硬度依次增加,因此,在形成三个钝化层的过程中充入气体的浓度,密闭腔室内的压强,以及保存的时间均是不同的。具体地,在依次形成第三钝化层、第二钝化层和第一钝化层的过程中,所充入反应气体氮离子和硅离子的含量依次递增,压强依次递增。
可选地,在本发明实施例提供的阵列基板的制作方法中,在完成第一钝化层的制作之后,方法还包括:
在预设位置处采用一道刻蚀工艺依次刻蚀第一钝化层、第二钝化层和第三钝化层,在第一钝化层指向衬底基板的方向上形成开口面积依次递减的过孔;
在第一钝化层背离衬底基板的一侧形成电极层,电极层在衬底基板上的正投影覆盖过孔和第一钝化层。
具体地,在本发明实施例提供的阵列基板的制作方法中,由于在衬底基板上依次形成的第三钝化层、第二钝化层和第一钝化层的硬度是依次递增的,因此采用一道刻蚀工艺即可形成上开口大,下开口小的过孔形貌,以保证后续形成的电极层在过孔处的连续稳定性。与相关技术相比,由于在钝化层的形成过程中未形成不稳定层,因此在刻蚀的过程中不会出现尖角现象,从而使得电极层在过孔顶端台阶的位置处不会出现虚断的现象。
可选地,在本发明实施例提供的阵列基板的制作方法中,电极层为氧化铟锡透明电极层。
由于在相关技术中阵列基板的制作方法中,氧化铟锡透明电极层在形成的过程中容易在尖角的位置处产生虚断,在采用本发明中阵列基板的制作方法后,未形成不稳定层,也就避免了尖角现象的出现,从而可以提高该电极的连接稳定性。
当然,也可以采用其他形式的电极,同样可以提高该电极的连接稳定性,具体根据实际使用情况进行选择,在此不作具体限定。
基于同一发明构思,本发明实施例还提供了一种阵列基板,该阵列基板采用上述任一实施例提供的制作方法形成。
因此,该阵列基板具有上述实施例提供的阵列基板的制作方法的全部优点,其原理和具体实施方式均与上述实施例提供的阵列基板的制作方法相同,可参见上述实施例提供的阵列基板的制作方法进行实施,在此不再赘述。
本发明实施例提供了一种阵列基板及其制作方法,该阵列基板的制作方法包括:提供一衬底基板;在充满第一反应气体的密闭腔室内,在所述衬底基板上形成第一钝化层;在形成所述第一钝化层后,抽出所述密闭腔室内的残余气体;在所述密闭腔室内充入预设气体,并保持第一预设时间段后抽出,完成所述第一钝化层的制作,其中,所述预设气体在所述密闭腔室内稳定存在。通过在形成第一钝化层后直接将残余气体抽出该密闭腔室,防止残余气体反应在第一钝化层上形成不稳定层;并且在残余气体抽出后会在密闭腔室内充入预设气体,并保持第一预设时间后抽出,该预设气体的保持可以有效的缓解静电对钝化层的损伤。即通过上述制作方法形成的阵列基板既可以防止静电对钝化层的损伤,也可以避免不稳定层的形成,避免刻蚀过程中尖角的出现,从而保证了位于钝化层上的电极层的均匀连续性,实现信号的有效传输,提高显示质量。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种阵列基板的制作方法,其特征在于,所述方法包括:
提供一衬底基板;
在充满第一反应气体的密闭腔室内,在所述衬底基板上形成第一钝化层;
在形成所述第一钝化层后,抽出所述密闭腔室内的残余气体;
多次循环执行在所述密闭腔室内充入预设气体,并保持第一预设时间段后抽出的步骤,且依次减小每次充入预设气体在所述密闭腔室内形成的压强,完成所述第一钝化层的制作,其中,所述预设气体在所述密闭腔室内稳定存在。
2.如权利要求1所述的阵列基板的制作方法,其特征在于,所述在充满第一反应气体的密闭腔室内,在所述衬底基板上形成第一钝化层,具体包括:
将所述衬底基板置于所述密闭腔室内;
通过所述密闭腔室的进气口充入所述第一反应气体;
所述第一反应气体在所述密闭腔室内反应第二预设时间段,反应产物逐渐沉积在所述衬底基板上形成预设厚度的所述第一钝化层。
3.如权利要求1所述的阵列基板的制作方法,其特征在于,所述第一反应气体为包含有硅离子和氮离子的混合气体。
4.如权利要求3所述的阵列基板的制作方法,其特征在于,所述第一反应气体为:SiH4、NH3和N2的混合气体。
5.如权利要求3所述的阵列基板的制作方法,其特征在于,在形成所述第一钝化层之前,所述方法还包括:
在所述密闭腔室内,在所述衬底基板上依次形成第三钝化层和第二钝化层,其中,所述第一钝化层、所述第二钝化层和所述第三钝化层的硬度依次递增。
6.如权利要求5所述的阵列基板的制作方法,其特征在于,所述在所述密闭腔室内,在所述衬底基板上依次形成第三钝化层和第二钝化层,具体包括:
在所述密闭腔室内,采用第二反应气体形成所述第三钝化层;
在所述第三钝化层背离所述衬底基板的一侧,采用第三反应气体形成所述第二钝化层;
其中,所述第二反应气体和所述第三反应气体与所述第一反应气体的组分相同,且所述第一反应气体、所述第二反应气体和所述第三反应气体在所述密闭腔室内的浓度依次递减。
7.如权利要求5所述的阵列基板的制作方法,其特征在于,在完成所述第一钝化层的制作之后,所述方法还包括:
在预设位置处采用一道刻蚀工艺依次刻蚀所述第一钝化层、所述第二钝化层和所述第三钝化层,在所述第一钝化层指向所述衬底基板的方向上形成开口面积依次递减的过孔;
在所述第一钝化层背离所述衬底基板的一侧形成电极层,所述电极层在所述衬底基板上的正投影覆盖所述过孔和所述第一钝化层。
8.如权利要求7所述的阵列基板的制作方法,其特征在于,所述电极层为氧化铟锡透明电极层。
9.一种阵列基板,其特征在于,所述阵列基板采用权利要求1-8任一项所述的阵列基板的制作方法形成。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911101525.3A CN110797304B (zh) | 2019-11-12 | 2019-11-12 | 一种阵列基板及其制作方法 |
US16/836,308 US11239113B2 (en) | 2019-11-12 | 2020-03-31 | Array substrate and preparation method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911101525.3A CN110797304B (zh) | 2019-11-12 | 2019-11-12 | 一种阵列基板及其制作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110797304A CN110797304A (zh) | 2020-02-14 |
CN110797304B true CN110797304B (zh) | 2022-09-09 |
Family
ID=69444076
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201911101525.3A Active CN110797304B (zh) | 2019-11-12 | 2019-11-12 | 一种阵列基板及其制作方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US11239113B2 (zh) |
CN (1) | CN110797304B (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102270644A (zh) * | 2010-06-04 | 2011-12-07 | 三星电子株式会社 | 薄膜晶体管显示面板及其制造方法 |
CN104218094A (zh) * | 2014-08-28 | 2014-12-17 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、显示基板及显示装置 |
CN104465510A (zh) * | 2014-12-11 | 2015-03-25 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法和显示面板 |
CN105097839A (zh) * | 2015-07-20 | 2015-11-25 | 京东方科技集团股份有限公司 | 一种绝缘层、阵列基板及其制作方法、显示装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6396078B1 (en) * | 1995-06-20 | 2002-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with a tapered hole formed using multiple layers with different etching rates |
US8133364B2 (en) * | 2004-02-17 | 2012-03-13 | Advanced Integration, Inc. | Formation of photoconductive and photovoltaic films |
KR102504290B1 (ko) * | 2015-12-04 | 2023-02-28 | 삼성전자 주식회사 | 수소 플라스마 어닐링 처리 준비 방법, 수소 플라스마 어닐링 처리 방법, 및 수소 플라스마 어닐링 장치 |
-
2019
- 2019-11-12 CN CN201911101525.3A patent/CN110797304B/zh active Active
-
2020
- 2020-03-31 US US16/836,308 patent/US11239113B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102270644A (zh) * | 2010-06-04 | 2011-12-07 | 三星电子株式会社 | 薄膜晶体管显示面板及其制造方法 |
CN104218094A (zh) * | 2014-08-28 | 2014-12-17 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、显示基板及显示装置 |
CN104465510A (zh) * | 2014-12-11 | 2015-03-25 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法和显示面板 |
CN105097839A (zh) * | 2015-07-20 | 2015-11-25 | 京东方科技集团股份有限公司 | 一种绝缘层、阵列基板及其制作方法、显示装置 |
Also Published As
Publication number | Publication date |
---|---|
CN110797304A (zh) | 2020-02-14 |
US11239113B2 (en) | 2022-02-01 |
US20210143057A1 (en) | 2021-05-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI514475B (zh) | 形成無氫含矽介電層的方法 | |
US6617259B2 (en) | Method for fabricating semiconductor device and forming interlayer dielectric film using high-density plasma | |
US20110159680A1 (en) | Method of forming a dielectric layer and method of manufacturing a semiconductor device using the same | |
US20080146033A1 (en) | Gap-filling method of semiconductor device | |
US7544605B2 (en) | Method of making a contact on a backside of a die | |
JPWO2009028480A1 (ja) | 半導体装置の製造方法 | |
US20110057326A1 (en) | Method for forming through electrode and semiconductor device | |
CN106133878A (zh) | 用于线路中段(mol)应用的金属有机钨的形成方法 | |
TWI779216B (zh) | 半導體裝置的形成方法 | |
CN107946193A (zh) | 三维存储结构制作方法、存储结构、存储器及电子设备 | |
US6225228B1 (en) | Silicon oxide co-deposition/etching process | |
US9312124B2 (en) | Methods of fabricating gate insulating layers in gate trenches and methods of fabricating semiconductor devices including the same | |
CN102005405A (zh) | 钨栓塞的制造方法 | |
US10224235B2 (en) | Systems and methods for creating airgap seals using atomic layer deposition and high density plasma chemical vapor deposition | |
CN110797304B (zh) | 一种阵列基板及其制作方法 | |
US20230320063A1 (en) | Memory device, semiconductor structure and method for manufacturing semiconductor structure | |
US10217663B2 (en) | Apparatus for uniform metal deposition | |
US20230307321A1 (en) | Liner-free through-silicon-vias formed by selective metal deposition | |
US8642484B2 (en) | Method for manufacturing semiconductor device | |
US20240072165A1 (en) | Semiconductor device with shallow contacts and method for fabricating the same | |
US20230032292A1 (en) | Method for forming thin film by deposition process | |
WO2023004942A1 (zh) | 通过沉积工艺形成薄膜的方法 | |
US8642475B2 (en) | Integrated circuit system with reduced polysilicon residue and method of manufacture thereof | |
KR20080012056A (ko) | 반도체 메모리 소자의 유전체막 형성방법 | |
TW202200820A (zh) | 用於凹部蝕刻匹配的非電漿增強沉積 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |