CN110797301B - 一种键合孔的形成方法 - Google Patents
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Abstract
本发明提供一种键合孔的形成方法，在衬底上依次形成有介质材料的覆盖层以及粘合层，并在覆盖层中形成有连线层，粘合层中形成有贯穿至连线层上的键合孔，采用真空溅射镀膜在键合孔内壁上进行第一铜种子沉积和第二铜种子沉积，进行第二铜种子沉积时较第一铜种子沉积具有更大的偏置电压，然后在键合孔中填充铜，以形成键合垫，这样，改善了键合孔内部的形貌，有利于实现键合孔中材料的充分填充，提高键合垫与连线层的电连接特性，进而提高器件的性能。
Description
技术领域
本发明涉及半导体器件领域，特别涉及一种键合孔的形成方法。
背景技术
目前，主要采用大马士革工艺形成衬垫，其是在形成键合孔之后，通过填充金属材料，来形成衬垫。键合孔与连线层连接，键合孔的形成工艺会影响到与连线层的电连接特性，进而对器件性能造成影响。
发明内容
有鉴于此，本发明的目的在于提供一种键合孔的形成方法，改善连线层中键合孔的形貌，提高器件性能。
为实现上述目的，本发明有如下技术方案：
一种键合孔的形成方法，其特征在于，包括：
提供衬底，所述衬底上依次形成有介质材料的覆盖层以及粘合层，所述覆盖层中形成有连线层，所述粘合层中形成有贯穿至所述连线层上的键合孔；
采用真空溅射镀膜分别进行第一铜种子沉积和第二铜种子沉积，以在键合孔内壁形成铜种子层，其中，第二铜种子沉积时较第一铜种子沉积时具有更大的偏置电压；
在所述键合孔中填充铜，以形成键合垫。
可选地，所述连线层为铝，所述键合孔的底部具有横向延伸部。
可选地，在形成铜种子层之前，还包括：
在所述键合孔的内壁上形成阻挡层。
可选地，在所述键合孔的内壁上形成阻挡层，包括：
依次进行第一阻挡层和第二阻挡层的沉积；
利用原子轰击，使得所述键合孔底部的第一阻挡层和第二阻挡层溅射而被去除；
进行第二阻挡层的再次沉积。
可选地，所述第一阻挡层和所述第二阻挡层的材料分别为氮化钽和钽；依次进行第一阻挡层和第二阻挡层的沉积时，第一阻挡层沉积时的偏置电压为700-900W，第二阻挡层沉积时的偏置电压为350-550W。
可选地，所述原子轰击时的偏置电压为900-1000W。
可选地，第二阻挡层的再次沉积时的偏置电压为350-550W。
可选地，所述第二铜种子沉积的种子层较所述第一铜种子沉积的种子层的厚度更厚。
可选地，所述第一铜种子沉积的种子层的厚度为300-500埃；所述第二铜种子沉积的种子层的厚度为700-900埃。
可选地，所述第一铜种子沉积时的偏置电压为500-700W，所述第二铜种子沉积时的偏置电压为800-1000W。
本发明实施例提供的键合孔的形成方法，在衬底上依次形成有介质材料的覆盖层以及粘合层，并在覆盖层中形成有连线层，粘合层中形成有贯穿至连线层上的键合孔，采用真空溅射镀膜在键合孔内壁上进行第一铜种子沉积和第二铜种子沉积，进行第二铜种子沉积时较第一铜种子沉积具有更大的偏置电压，然后在键合孔中填充铜，以形成键合垫。这样，在键合孔的内壁上先形成第一铜种子层，然后采用更大的偏置电压进行第二铜种子的沉积，在更大的偏置电压下，利用真空溅射镀膜在沉积铜粒子的同时，铜粒子撞击已沉积的第一铜种子层而发生溅射，溅射的铜可以使得键合孔底部得到更好的填充，改善键合孔底部的形貌，有利于实现键合孔中材料的充分填充，提高键合垫与连线层的电连接特性，进而提高器件的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了根据本发明实施例键合孔的形成方法的流程示意图；
图2-12示出了根据本发明实施例形成方法形成键合孔过程中的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，键合孔与连线层连接，键合孔的形成工艺会影响到与连线层的电连接特性，进而对器件性能造成影响。
基于此，本申请提出了一种键合孔的形成方法，在衬底上依次形成有介质材料的覆盖层以及粘合层，并在覆盖层中形成有连线层，粘合层中形成有贯穿至连线层上的键合孔，采用真空溅射镀膜在键合孔内壁上进行第一铜种子沉积和第二铜种子沉积，进行第二铜种子沉积时较第一铜种子沉积具有更大的偏置电压，然后在键合孔中填充铜，以形成键合垫，这样，在键合孔内壁上采用真空溅射镀膜进行第一铜种子层的沉积后，采用更大的偏置电压进行第二铜种子层的沉积时，溅射出的铜撞击第一铜种子层，将第一铜种子层溅射至键合孔内壁的各个方向，从而使得铜可以沉积在键合孔内部的各个位置，避免键合孔内壁未被铜沉积而影响器件的性能，而且第二铜种子层在较大的偏置电压作用下还会在键合孔内部上形成较厚的铜，并对第一铜种子层起平整填充的作用，改善了键合孔内部的形貌，有利于实现键合孔中材料的充分填充，提高键合垫与连线层的电连接特性，进而提高器件的性能。
为了更好地理解本申请的技术方案和技术效果，以下将结合流程图1和附图2-12，对具体的实施例进行详细的描述。
参考图1所示，在步骤S01，提供衬底100，所述衬底100上依次形成有介质材料的覆盖层120、121以及粘合层140、141，所述覆盖层120、121中形成有连线层122，所述粘合层140、141中形成有贯穿至所述连线层122的键合孔142，参考图7所示。
在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，该衬底100可以为硅衬底。
该衬底100上可以已经完成键合层之前的所有工艺，例如衬底100上已经形成有器件结构以及电连接器件结构的互连层，器件结构由层间介质层110覆盖，该层间介质层110可以为氧化硅，互连层形成于介质材料中，器件结构可以为MOS器件、存储器件和/或其他无源器件，互连层可以包括多层，互连层包括接触塞、过孔或连接层，互连层可以为金属材料，例如可以为钨、铝、铜等。在本申请实施例的图示中，仅图示出顶层的连线层122，此处仅是为了简化附图，可以理解的是，此处仅为示例，在不同的设计和应用中，可以根据需要形成所需层数的互连层。
本申请实施例中，连线层122为形成键合孔142之前的最顶层的互连层，该连线层122可以为顶层金属层(top metal)，覆盖层120、121为用于隔离该最顶层的连线层122的介质材料，覆盖层可以为单层或多层结构。
在本实施例中，该覆盖层120、121为叠层结构，可以包括氮化硅层120以及其上的氧化硅121层，氮化硅层120可以作为扩散阻挡层，氧化硅层121可以为FSG(FluorinatedSilicate Glass，氟硅酸盐玻璃)，在一个示例中，氮化硅层120的厚度可以为
氧化硅层121的厚度可以为
连线层122形成于覆盖层120、121中，连线层122可以由金属材料形成，在本实施例中，连线层122可以为金属铝。在本实施例中，还可以在覆盖层121上进一步依次设置氮化钛层130、电介质抗反射层(Dielectric Anti-Reflection Coating，DARC)131，其中，氮化钛层130起到防止连线层产生小丘凸状物并起到抑制电迁移的作用，DARC层131可以减少电介质层对光刻时曝光光线的反射。电介质抗反射层131上还设置有刻蚀停止层132，该步骤中键合孔142停止于刻蚀停止层132，该刻蚀停止层132可以选择合适的材料形成，例如可以采用氮化硅，同时具有扩散阻挡的作用。
粘合层140、141用于与其他晶圆键合时的键合材料层，本申请实施例中，该粘合层140、141为介质材料，其可以为单层或多层结构，在粘合层140、141中将形成键合垫190，键合垫190与连线层122连接，进而，可以通过粘合层140、141以及键合垫190实现与其他晶圆的混合键合，参考图12所示。
在本实施例中，粘合层140、141可以为键合用氧化硅(bonding oxide)，可以为NDC(Nitrogen doped Silicon Carbide，掺氮碳化硅)，还可以在粘合层140、141上进一步设置保护层150，保护层150用于后续工艺中对粘合层140、141的保护，该保护层150可以为氧化硅。
在粘合层140、141中已经形成有键合孔142，该键合孔142包括连接孔143和其上的过孔144，连接孔143贯穿至连线层122，用于与连线层122的电连接。
在本实施例中，在衬底100之上形成有粘合层140、141之后，可以通过以下方法来形成键合孔142。在本实施例中，参考图2，衬底100上形成有覆盖层120、121，覆盖层120、121中形成有连线层122，覆盖层120、121之上依次形成有氮化钛层130、电介质抗反射层131以及氮化硅的刻蚀停止层132，粘合层140、141之上形成有氧化硅的保护层150。
具体的，在步骤S101，进行所述粘合层140、141的图案化，以在所述粘合层140、141中形成连接孔143，参考图3所示。
在该图案化工艺中，可以在保护层150上形成第一光刻胶层160，第一光刻胶层160中形成有连接孔143的图案，在第一光刻胶层160的遮蔽下，依次进行保护层150、粘合层140、141的刻蚀，例如可以采用反应离子刻蚀，从而，形成连接孔143，这样，就预先在粘合层140、141中限定出了与连线层122连接的连接孔143的图案，而后，将第一光刻胶层160去除。
在步骤S102中，在所述连接孔143内以及保护层150上形成填充层161，参考图4所示。
作为连接孔143的保护层，该填充层161可以选用台阶覆盖性好、流动性强的材料形成，在本实施例中，填充层161的材料可以为BARC(底部抗反射涂层)，在填充BARC材料后，连接孔143内以及保护层150上将会形成该BARC的填充层161，参考图4所示。
在步骤S103中，进行所述连接孔143之上填充层以及部分厚度的粘合层140、141的图案化，以在所述连接孔143上形成过孔144，参考图5所示。
在该图案化工艺中，可以在填充层161上形成第二光刻胶层162，第二光刻胶层162中形成有过孔144的图案。而后，在第二光刻胶层162的掩蔽下，先进行保护层150上的填充层161的刻蚀，而后进行保护层150、粘合层140、141以及保护层150、粘合层140、141中的填充层161的刻蚀，例如可以采用反应离子刻蚀，通过刻蚀时间的控制，刻蚀至部分厚度的粘合层140、141后停止，从而在连接孔143上形成过孔144，而后去除第二光刻胶层162。
在步骤S104中，去除填充层161，参考图6、7所示。
在去除填充层161之后，就在连线层122之上形成了未贯通的键合孔142，参考图6所示。之后，可以进一步将连接孔143打开，形成贯通至连线层122的键合孔142，参考图7所示。当连线层122采用铝材料，键合孔142中填充铜材料时，在键合孔142底部的连接孔143刻蚀至连线层122的过程中，由于铝材料自身的特性，会出现横向钻蚀，导致键合孔143底部出现横向延伸部125，在后续进行铜的填充时，难以进行充分的填充，影响铜铝键合，导致器件性能下降。
在本实施例中，在形成键合孔142之后，还可以在键合孔142的内壁上形成阻挡层170，阻挡层170对键合孔142起保护及隔离作用，防止铜扩散至衬底结构中，并提供种子层的粘附强度，阻挡层170可以为单层或多层结构，阻挡层170的材料可以为金属、金属氮化物或其组合，本实施例中，阻挡层170为叠层结构，例如可以是依次层叠的第一阻挡层和第二阻挡层，第一阻挡层和第二阻挡层的材料可以不同。
在将连接孔143贯通至连线层122的过程中，由于连线层122材料自身的特性使得键合孔142底部存在横向延伸部125，键合孔142底部的横向延伸部125上难以形成阻挡层170，参考图8所示，本申请实施例中，通过依次进行第一阻挡层和第二阻挡层的沉积，然后利用原子轰击，使得所述键合孔142底部的第一阻挡层和第二阻挡层溅射而被去除，再进行第二阻挡层的再次沉积，使得阻挡层170沉积在键合孔142的整个内壁，参考图9所示。
具体为，在键合孔142内壁上首先进行第一阻挡层的沉积，可以采用真空溅射镀膜形成第一阻挡层，第一阻挡层的材料可以为氮化钽，沉积时的偏置电压可以为700-900W，沉积的第一阻挡层的厚度示例性为
在键合孔142的侧壁形成第一阻挡层后，进行第二阻挡层的沉积，第二阻挡层的材料可以为钽，沉积时的偏置电压可以为350-550W，沉积的第二阻挡层的厚度示例性为
在另一些实施例中，第一阻挡层沉积时的偏置电压的范围可以为750W-850W，在一个示例中，该偏置电压可以为800W。第二阻挡层沉积时的偏置电压的范围可以为350W-450W，在一个示例中，偏置电压可以为400W。
而后，去除键合孔142底部的阻挡层170，利用原子轰击，例如采用氩等离子体轰击键合孔142底部的阻挡层170，喷射出的粒子使得阻挡层170材料向各个方向溅射，进行原子轰击时的偏置电压可以为900-1000W，从而使得，键合孔142底部的第一阻挡层和第二阻挡层在粒子轰击力的作用下被溅射而去除，溅射的粒子沉积覆盖于键合孔142底部的各个方向，这样，键合孔142底部的横向延伸部125上也沉积阻挡层170，参考图9所示，阻挡层170可以阻挡铜与介质材料的接触，避免发生短路以及各种影响器件性能的因素产生，通过原子轰击阻挡层170，以使其溅射到键合孔142底部的横向延伸部125，从而在横向延伸部125形成阻挡层170，进而在可以实现整个键合孔142内壁上阻挡层170的沉积，全面阻隔铜填充层的扩散，提高了器件的性能。
在另一些实施例中，进行原子轰击时的偏置电压的范围可以为900-1000W。在一个示例中，该偏置电压可以为950W。
然后，进行第二阻挡层的再次沉积，键合孔142底部的阻挡层170被溅射至键合孔142侧壁以及键合孔142底部的横向延伸部125，键合孔142底部不存在阻挡层的保护，再次在键合孔142底部进行第二阻挡层的沉积，使得键合孔142内壁上全面覆盖阻挡层170，防止铜向半导体衬底的扩散，进行第二阻挡层的再次沉积时，可以采用真空溅射镀膜方法，再次沉积时的偏置电压可以为350-550W，沉积的第二阻挡层的厚度示例性为
在另一些实施例中，再次沉积时的偏置电压的范围可以为350-450W，在一个示例中，该偏置电压可以为400W。
在步骤S02，采用真空溅射镀膜分别进行第一铜种子沉积和第二铜种子沉积，以在键合孔内壁上形成铜种子层，参考图11所示，图中未示出阻挡层。
在本实施例中，在键合孔142内壁上形成铜种子层，铜种子层的预先沉积可以增强铜填充导电层与阻挡层之间的附着，使得铜可以充分填充整个键合孔142，提高导电层与连线层的电连接特性，提高器件的性能。
具体为，首先利用真空溅射镀膜进行第一铜种子沉积，形成第一铜种子层181，例如，采用溅射镀膜进行第一铜种子层181的沉积，在惰性气体如氩(Ar)气的真空条件下，氩原子电离成氩离子，氩离子在电场力的作用下，加速轰击以铜为原料制作的阴极靶材，铜会被溅射出来而沉积到键合孔142内壁上。但是由于在键合孔142底部的连接孔143刻蚀至连线层122的过程中，由于连线层材料如铝自身的特性，会出现横向钻蚀，导致连接孔143底部出现横向延伸部125，横向延伸部125处于键合孔142底部的凹槽内，在进行铜种子层沉积时，难以进行有效的沉积。
因此，利用真空溅射镀膜进行第二铜种子层182的沉积，并将第二铜种子层182沉积时的偏置电压设置为大于第一铜种子层181沉积时的偏置电压，当第二铜种子层182沉积时的偏置电压更大时，可以使得铜在溅射的过程中时受到更大的作用力，其在键合孔142内壁上沉积时会撞击第一铜种子层181，铜受到的作用力越大，对第一铜种子层181的撞击力便会更大，从而使得第一铜种子层181向键合孔142内壁各个方向溅射，第一铜种子层181在向各个方向溅射时便会沉积在第一键合孔142底部的横向延伸部125中。
而且由于进行第二铜种子层182沉积时设置的偏置电压更大，电场力越大，使得溅射出的铜的量更多，其沉积于键合孔142内壁的量大于第一铜种子层181向各个方向溅射的量，因此会在键合孔142内壁的各个位置上沉积一定厚度的铜，从而使得铜导电层可以充分填充于整个键合孔142内，提高器件的性能。
本实施例中，在进行第一铜种子层181沉积时选择相对较小的电压，在电场力作用下，惰性气体离子轰击铜靶材，使得溅射出来的铜，不断沉积在键合孔142内壁上，偏置电压较大时，溅射出的铜会对键合孔142的内壁的阻挡层170起蚀刻作用，因此，本实施例在进行第一铜种子沉积时选择相对较小的电压，在键合孔142内壁上沉积的第一铜种子层171，会对键合孔142的内壁起保护作用，而后加大偏置电压，进行第二铜种子的沉积，不仅在键合孔142内壁上形成较厚的铜，而且对第一铜种子层181起到平整填充的作用，从而在键合孔142内壁上形成铜种子层。在本实施例中，第一铜种子沉积时的偏置电压可以为500-700W，第二铜种子沉积时的偏置电压可以为800-1000W。
在另一些实施例中，第一铜种子沉积时的偏置电压的范围可以为500-700W，在一个示例中，该偏置电压可以为600W。
在本实施例中，进行第二铜种子沉积时的偏置电压大于进行第一铜种子沉积时的偏置电压，使得进行第二铜种子沉积时的电场较大，离子在电场力的作用下轰击靶材，电场较大时，轰击靶材的粒子较多，从而溅射出更多的铜，使得，进行第二铜种子沉积时，在键合孔142上沉积更多的铜，第二铜种子沉积的种子层较所述第一铜种子沉积的种子层的厚度更厚。第一铜种子沉积的种子层的厚度可以为300-500埃；所述第二铜种子沉积的种子层的厚度可以为700-900埃。
在步骤S03，进行所述键合孔的填充，以形成键合垫190，参考图12所示。
第一铜种子层181和第二铜种子层182的形成，使得键合孔142内壁上被铜沉积覆盖，采用铜材料进行填充，在铜填充时，铜种子层可以更好地使得铜充分填充于键合孔142中，提高铜与连线层122的连线性能。在填充之后，可以进行平坦化工艺，直至暴露出粘合层140、141，参考图12所示，从而，在键合孔142中形成键合垫190。
采用本申请实施例的制造方法之后，改善了键合孔内部的形貌，有利于实现键合孔中材料的充分填充，提高键合垫与连线层的电连接特性，进而提高器件的性能。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (6)
1.一种键合孔的形成方法，其特征在于，包括：
提供衬底，所述衬底上依次形成有介质材料的覆盖层以及粘合层，所述覆盖层中形成有连线层，所述粘合层中形成有贯穿至所述连线层上的键合孔；所述连线层为铝，所述键合孔的底部具有横向延伸部；
在所述键合孔的内壁上形成阻挡层；在所述键合孔的内壁上形成阻挡层，包括：依次进行第一阻挡层和第二阻挡层的沉积；利用原子轰击，使得所述键合孔底部的第一阻挡层和第二阻挡层溅射而被去除，所述键合孔底部的第一阻挡层和第二阻挡层溅射到所述键合孔底部的横向延伸部上从而在所述横向延伸部形成阻挡层；进行第二阻挡层的再次沉积；
采用真空溅射镀膜在所述阻挡层上分别进行第一铜种子沉积和第二铜种子沉积，以在键合孔内壁形成铜种子层，其中，第二铜种子沉积时较第一铜种子沉积时具有更大的偏置电压；所述第二铜种子沉积的种子层较所述第一铜种子沉积的种子层的厚度更厚；
在所述键合孔中填充铜，以形成键合垫。
2.根据权利要求1所述的形成方法，其特征在于，所述第一阻挡层和所述第二阻挡层的材料分别为氮化钽和钽；依次进行第一阻挡层和第二阻挡层的沉积时，第一阻挡层沉积时的偏置电压为700-900W，第二阻挡层沉积时的偏置电压为350-550W。
3.根据权利要求1的形成方法，其特征在于，所述原子轰击时的偏置电压为900-1000W。
4.根据权利要求1所述的形成方法，其特征在于，第二阻挡层的再次沉积时的偏置电压为350-550W。
5.根据权利要求1所述的形成方法，其特征在于，所述第一铜种子沉积的种子层的厚度为300-500埃；所述第二铜种子沉积的种子层的厚度为700-900埃。
6.根据权利要求1-4中任一项所述的形成方法，其特征在于，所述第一铜种子沉积时的偏置电压为500-700W，所述第二铜种子沉积时的偏置电压为800-1000W。
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|---|---|---|---|---|
| TW518718B (en) * | 2000-10-09 | 2003-01-21 | Samsung Electronics Co Ltd | Method for forming damascene interconnection of semiconductor device and damascene interconnection fabricated thereby |
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|---|---|---|---|---|
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| US9147767B2 (en) * | 2014-02-07 | 2015-09-29 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW518718B (en) * | 2000-10-09 | 2003-01-21 | Samsung Electronics Co Ltd | Method for forming damascene interconnection of semiconductor device and damascene interconnection fabricated thereby |
| CN106206406A (zh) * | 2015-04-30 | 2016-12-07 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法和电子装置 |
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