CN110581117B - 一种半导体器件及其制造方法 - Google Patents
一种半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN110581117B CN110581117B CN201910883471.4A CN201910883471A CN110581117B CN 110581117 B CN110581117 B CN 110581117B CN 201910883471 A CN201910883471 A CN 201910883471A CN 110581117 B CN110581117 B CN 110581117B
- Authority
- CN
- China
- Prior art keywords
- layer
- bonding
- etching
- hole
- over
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000010410 layer Substances 0.000 claims description 245
- 238000005530 etching Methods 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 46
- 239000012790 adhesive layer Substances 0.000 claims description 42
- 230000008569 process Effects 0.000 claims description 32
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 14
- 229910052802 copper Inorganic materials 0.000 claims description 14
- 239000010949 copper Substances 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 9
- 239000003989 dielectric material Substances 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 7
- 230000036961 partial effect Effects 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 7
- 238000012876 topography Methods 0.000 claims description 2
- 239000011799 hole material Substances 0.000 abstract description 99
- 230000004888 barrier function Effects 0.000 abstract description 10
- 238000009792 diffusion process Methods 0.000 abstract description 10
- 230000009286 beneficial effect Effects 0.000 abstract description 2
- 239000000463 material Substances 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 239000007789 gas Substances 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 239000011241 protective layer Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 235000012431 wafers Nutrition 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 230000001788 irregular Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 230000003628 erosive effect Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 150000004760 silicates Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种半导体器件及其制造方法，衬底上形成有覆盖层、扩散阻挡层以及粘合层，在粘合层中形成连线层上的键合孔之后，继续刻蚀键合孔中连接孔下的扩散阻挡层，直至贯通至连线层，并过刻蚀连线层，连线层中过刻蚀部分的形貌基本呈倒梯形或方形，这样，这样的形貌更利于后续键合孔材料的填充，提高键合垫与连线层的电连接特性，进而提高器件的性能。
Description
技术领域
本发明涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
随着半导体技术的不断发展，3D-IC(三维集成电路)技术得到了广泛的应用，其是利用晶圆键合技术将不同功能的晶圆堆叠键合在一起，该技术具有高性能、低成本且高集成度的优点。
在晶圆键合技术的应用中，可以采用键合孔进行混合键合，键合孔与连线层连接，而在键合孔的形成工艺会影响到与连线层的电连接特性，进而影响器件的性能。
发明内容
有鉴于此，本发明的目的在于提供一种半导体器件及其制造方法，改善连线层中键合孔过刻蚀后的形貌，提高器件性能。
为实现上述目的，本发明有如下技术方案：
一种半导体器件的制造方法，包括：
提供衬底，所述衬底上依次层叠有介质材料的覆盖层、刻蚀停止层以及粘合层，所述覆盖层中形成有连线层，所述粘合层中形成有位于所述连线层上的键合孔，所述键合孔包括连接孔和其上的过孔；
进行所述连接孔下刻蚀停止层的刻蚀，直至过刻蚀所述连线层，以形成贯通的键合孔，所述连线层中过刻蚀部分的底部形貌的尺寸不大于上部形貌的尺寸；
进行所述键合孔的填充，以形成键合垫。
可选地，所述连线层的材料为铝，所述键合垫的材料为铜。
可选地，所述连线层中过刻蚀部分的形貌基本呈倒梯形。
可选地，所述进行所述连接孔下刻蚀停止层的刻蚀，包括：
采用干法刻蚀，在第一工艺参数下，进行所述刻蚀停止层的主刻蚀，直至贯通至连线层，而后，在第二工艺参数下，进行所述连线层的过刻蚀。
可选地，所述刻蚀停止层包括氮化硅层，所述刻蚀停止层与所述连线层之间还形成有电介质抗反射层和其下的氮化钛层，所述干法刻蚀的刻蚀气体包括：CHF3和Ar，所述第二工艺参数中CHF3与Ar气体比例的范围为：15:1至20:1。
可选地，所述第二工艺参数中，腔室内的压力范围为8-12mtorr，偏置功率的范围为900-1100W。
可选地，所述粘合层中的键合孔的形成方法包括：
进行所述粘合层的图案化，以在所述粘合层中形成连接孔；
在所述连接孔以及粘合层上形成填充层；
进行所述连接孔之上填充层及部分厚度的粘合层的图案化，以在所述连接孔上形成过孔；
去除填充层。
一种半导体器件，包括：
衬底；
所述衬底上依次层叠有介质材料的覆盖层、刻蚀停止层以及粘合层，所述覆盖层中形成有连线层；
贯穿所述粘合层以及刻蚀停止层至部分厚度的所述连线层中的键合孔，所述键合孔包括连接孔和其上的过孔，且所述连线层中过刻蚀部分的底部形貌的尺寸不大于上部形貌的尺寸；
填充所述键合孔的键合垫。
可选地，所述连线层的材料为铝，所述键合垫的材料为铜。
可选地，所述连线层中过刻蚀部分的形貌基本呈倒梯形。
本发明实施例提供的半导体器件及其制造方法，衬底上形成有覆盖层、扩散阻挡层以及粘合层，在粘合层中形成连线层上的键合孔之后，继续刻蚀键合孔中连接孔下的扩散阻挡层，直至贯通至连线层，并过刻蚀连线层，连线层中过刻蚀部分的底部形貌的尺寸不大于上部形貌的尺寸，这样，这样的形貌更利于后续键合孔材料的填充，提高键合垫与连线层的电连接特性，进而提高器件的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了根据本发明实施例半导体器件的制造方法的流程示意图；
图2-8示出了根据本发明实施例的制造方法形成半导体器件过程中的剖面结构示意图；
图9示出了分别采用现有技术和本申请实施例的方法形成的连接孔的截面照片。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，在晶圆键合技术的应用中，可以采用键合孔进行混合键合，键合孔与连线层连接，而在键合孔的形成工艺会影响到与连线层的电连接特性，进而影响器件的性能。
基于此，本申请提出了一种半导体器件的制造方法，衬底上形成有覆盖层、扩散阻挡层以及粘合层，在粘合层中形成连线层上的键合孔之后，继续刻蚀键合孔中连接孔下的扩散阻挡层，直至贯通至连线层，并过刻蚀连线层，连线层中过刻蚀部分的底部形貌的尺寸不大于上部形貌的尺寸，这样，这样的形貌更利于后续键合孔材料的填充，提高键合垫与连线层的电连接特性，进而提高器件的性能。
为了更好地理解本申请的技术方案和技术效果，以下将结合流程图1和附图2-8，对具体的实施例进行详细的描述。
参考图1所示，在步骤S01，提供衬底100，所述衬底100上依次层叠有介质材料的覆盖层120、122、刻蚀停止层134以及粘合层142、140，所述覆盖层120、122中形成有连线层124，所述粘合层142、140中形成有位于所述连线层124上的键合孔，所述键合孔包括连接孔160和其上的过孔164，参考图6所示。
在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，该衬底100可以为硅衬底。
该衬底100上可以已经完成键合层之前的所有工艺，例如衬底100上已经形成有器件结构以及电连接器件结构的互连层，器件结构由层间介质层110覆盖，该层间介质层110可以为氧化硅，互连层形成于介质材料中，器件结构可以为MOS器件、传感器件、存储器件和/或其他无源器件，互连层可以包括多层，互连层可以包括接触塞、过孔和连线层，互连层可以为金属材料，例如可以为钨、铝、铜等。在本申请实施例的图示中，仅图示出顶层的连线层124，此处仅是为了简化附图，可以理解的是，此处仅为示例，在不同的设计和应用中，可以根据需要形成所需层数的互连层。
本申请实施例中，连线层124为形成键合孔之前的最顶层的互连层，该连线层可以为顶层金属层(top metal)，覆盖层120、122为用于隔离该最顶层的连线层124的介质材料，覆盖层可以为单层或多层结构。
在本实施例中，该覆盖层120、122为叠层结构，可以包括氮化硅层120以及其上的氧化硅层122，氮化硅层120可以作为扩散阻挡层，氧化硅层120可以为FSG(FluorinatedSilicate Glass，氟硅酸盐玻璃)，在一个示例中，氮化硅层120的厚度可以为
氧化硅层122的厚度可以为
本申请实施例中，连线层124为形成键合孔之前的最顶层的互连层，该连线层可以为顶层金属层(top metal)，覆盖层120、122为用于隔离该最顶层的连线层124的介质材料，覆盖层可以为单层或多层结构。
在本实施例中，该覆盖层120、122为叠层结构，可以包括氮化硅层120以及其上的氧化硅122层，氮化硅层120可以作为扩散阻挡层，氧化硅层120可以为FSG(FluorinatedSilicate Glass，氟硅酸盐玻璃)，在一个示例中，氮化硅层120的厚度可以为
氧化硅层122的厚度可以为
连线层124形成于覆盖层122中，连线层124可以由金属材料形成，在本实施例中，连线层124可以为金属铜或者金属铝。在本实施例中，还可以在覆盖层上进一步依次设置氮化钛层130、电介质抗反射层(Dielectric Anti-Reflection Coating，DARC)132，其中，氮化钛层130起到防止连线层产生小丘凸状物并起到抑制电迁移的作用，DARC层可以减少电介质抗反射层对光刻时曝光光线的反射。电介质抗反射层132上还设置有刻蚀停止层134，该步骤中键合孔停止于刻蚀停止层134之上，该刻蚀停止层134可以选择合适的材料形成，例如可以采用氮化硅，同时具有扩散阻挡的作用。
粘合层用于与其他晶圆键合时的键合材料层，本申请实施例中，该粘合层为介质材料，其可以为单层或多层结构，在粘合层中将形成键合垫，键合垫与连线层124连接，进而，可以通过粘合层以及键合垫实现与其他晶圆的混合键合。
在本实施例中，粘合层包括第一粘合层140和其上的第二粘合层142，第二粘合层142上还可以进一步设置保护层146。该第一粘合层140和第二粘合层142可以为不同的键合(bonding)材料，第二粘合层142可以选用性能更优的键合材料，本实施例中，第一粘合层140可以为键合用氧化硅(bonding oxide)，第二粘合层142可以为NDC(Nitrogen dopedSilicon Carbide，掺氮碳化硅)，保护层146用于后续工艺中对粘合层的保护，该保护层可以为氧化硅。在一个具体的示例中，第一粘合层140、第二粘合层142和保护层146的厚度分别可以为
在粘合层140、142中已经形成有键合孔，该键合孔包括连接孔160和其上的过孔164，在该步骤中，连接孔160还未贯穿至连线层124，连接孔160停止于刻蚀停止层134上，也可以过刻蚀部分的刻蚀停止层134，在后续步骤中，连接孔160将进一步被打开，并贯穿至连线层124，用于与连线层124的电连接。
在本实施例中，在衬底100之上形成粘合层140、142之后，可以通过以下方法来形成键合孔。在本实施例中，参考图2所示，衬底100上形成有覆盖层122，覆盖层122中形成有连线层124，覆盖层122之上依次形成有氮化钛层130、DARC层132以及氮化硅的刻蚀停止层134，粘合层包括氧化硅的第一粘合层140和NDC的第二粘合层142，第二粘合层142之上形成有氧化硅的保护层146。
具体的，在步骤S101，进行所述粘合层140、142的图案化，以在所述粘合层140、142中形成连接孔160，参考图3所示。
在该图案化工艺中，可以在保护层146上形成第一光刻胶层150，厚度例如可以为1.2μm，第一光刻胶层150中形成有连接孔的图案，在第一光刻胶层150的掩蔽下，依次进行保护层146、第二粘合层142以及第一粘合层140的刻蚀，例如可以采用反应离子刻蚀，直至刻蚀停止层134，也可以过刻蚀部分的刻蚀停止层134，从而，形成连接孔160，这样，就预先在粘合层中限定出了与连线层124连接的连接孔的图案，参考图3所示，而后，将第一光刻胶层150去除。
在步骤S102，在所述连接孔160以及粘合层140、142上形成填充层162，参考图4所示。
作为连接孔160的保护层，该填充层162可以选用台阶覆盖性好、流动性强的材料形成，在本实施例中，填充层162的材料可以为BARC(底部抗反射涂层)，在填充BARC材料后，连接孔160内以及保护层146上将会形成该BARC的填充层162，参考图4所示。在一个具体的示例中，保护层146上的BARC的填充层162的厚度可以为
在步骤S103，进行所述连接孔160之上填充层162及部分厚度的粘合层140、142的图案化，以在所述连接孔160上形成过孔164，参考图5所示。
在该图案化工艺中，可以在填充层162上形成第二光刻胶层152，厚度例如可以为1.4μm，第二光刻胶层152中形成有过孔的图案，参考图4所示。而后，在第二光刻胶层152的掩蔽下，先进行填充层162的刻蚀，而后保护层146、第二粘合层142以及第一粘合层140的刻蚀，而后，进行保护层146以及保护层146中连接孔160内的填充层、粘合层以及粘合层中连接孔160内的填充层的刻蚀，例如可以采用反应离子刻蚀，通过刻蚀时间的控制，刻蚀至部分厚度的粘合层后停止，从而，在连接孔160上形成过孔164，而后去除第二光刻胶层。该实施例中，参考图5所示，该刻蚀停止于部分厚度的第二粘合层140中，在一个示例中，第二粘合层140的厚度可以为
该过孔164的刻蚀可以去除
的第二粘合层。
在步骤S104，去除填充层162，参考图6所示。
去除填充层162之后，就在连线层124之上形成了未贯通的键合孔。之后，可以进一步将连接孔打开，形成贯通至连线层124的键合孔。在该实施例中，先在刻蚀停止层之上形成未贯通的键合孔，可以减少对键合孔下连线层的损伤，提高与连线层的电连接性能。
在步骤S02，进行所述连接孔160下刻蚀停止层134的刻蚀，直至过刻蚀所述连线层124，以形成贯通的键合孔，所述连线层124中过刻蚀部分1601的底部形貌的尺寸不大于上部形貌的尺寸，参考图7所示。
在申请人的实践中，在当连线层124采用铝材料、键合孔中填充铜材料时，形成铝铜键合的应用中，器件的电学性能会普遍下降，在研究过程中发现，在键合孔底部的连接孔160刻蚀至连线层124的过程中，由于铝材料的自身的特性，会对铝的连线层124造成不规则的侵蚀，会出现横向钻蚀或者纵向不规则侵蚀，这些都会导致连接孔160底部不规则形貌的出现，而在后续进行铜填充时，会影响铜种子的生长，进而影响铝铜键合，导致器件性能的下降。
在本申请中，在打开连接孔160直至贯通连线层124的过程中，通过控制刻蚀工艺，使得过刻蚀到连线层124的过刻蚀部分1601的底部形貌的尺寸不大于上部形貌的尺寸，也就是说避免过刻蚀过程中在底部形成外扩，根据不同的工艺控制，过刻蚀部分1601的形貌会有所不同，例如可以呈倒梯形或方形或底部未出现横向外扩的其他形貌，其中，方形包括正方形和长方形，这样，避免对连线层124造成横向钻蚀，或者纵向不规则的侵蚀，使得连接孔160底部呈较为规则的形貌，利于铜种子的生长，提高器件性能。
在具体的实施例中，可以通过干法刻蚀来打开连接孔160，在干法刻蚀工艺中，先在第一工艺参数下，进行主刻蚀，主刻蚀是打开连接孔160至连线层124之间的膜层，而后，在第二工艺参数下，进行连线层的过刻蚀，在此过程中，可以保持刻蚀气体不变，而通过在过刻蚀过程中采用不同于主刻蚀的工艺参数，可以仅部分工艺参数发生改变，也可以所有工艺参数发生改变，而使得过刻蚀后的形貌得到控制。
在本实施例中，刻蚀停止层134包括氮化硅层，刻蚀停止层134与连线层124之间还形成有电介质抗反射层132和其下的氮化钛层130，在干法刻蚀过程中，采用化学反应与物理轰击相结合的刻蚀气体，采用的刻蚀气体可以包括CHF3和Ar，其中，刻蚀气体CHF3主要作为聚合物气体，Ar作为轰击气体，在主刻蚀过程中，采用等离子体刻蚀设备进行刻蚀，气体压力的范围可以为8-12torr，在过刻蚀过程中，CHF3与Ar气体比例的范围为：15:1至20:1，气体压力的范围可以为8-12torr，偏置功率的范围可以为800-1500W。通过刻蚀气体比例的调整，使得过刻蚀后的形貌较为规则。
在打开连接孔160的刻蚀过程中，会对保护层146造成消耗，在一个实施例中，通过主刻蚀工艺的控制，保证主刻蚀的同时，避免保护层146的过多消耗，本实施例中，保护层146的原始厚度为
在打开连接孔160之后，剩余的保护层146的厚度在
以上。
参考图9所示，其中(A)和(B)为采用现有技术形成的连接孔在连线层中心和边缘处的截面照片，(C)和(D)为采用上述实施例的方法形成的连接孔在晶圆中心和边缘处的截面照片，可以看到，现有技术形成的连接孔在纵向有不规则钻蚀，而本申请实施例形成的连接孔底部形貌规则，基本呈矩形形貌。
在步骤S03，进行所述键合孔的填充，以形成键合垫170，参考图8所示。
可以采用铜材料进行填充，在铜填充时，铜种子层可以更好地形成于具有规则形貌的连接孔160中，提高铜与连线层124的连线性能。在填充之后，可以进行平坦化工艺，直至暴露出粘合层，参考图8所示，从而，在键合孔中形成键合垫170。
以上对本申请实施例的制造方法进行了详细的描述，此外，本申请还提供了由上述方法形成的半导体器件，参考图8所示，包括：
衬底100；
所述衬底100上依次层叠有介质材料的覆盖层120、122、刻蚀停止层134以及粘合层140、142，所述覆盖层120、122中形成有连线层124；
贯穿所述粘合层140、142以及刻蚀停止层134至部分厚度的所述连线层124中的键合孔，所述键合孔包括连接孔160和其上的过孔164，且贯穿至连线层124中的连接孔部分1601的底部形貌的尺寸不大于上部形貌的尺寸；
填充所述键合孔的键合垫170。
进一步地，所述连线层124的材料为铝，所述键合垫170的材料为铜。
进一步地，所述连线层中过刻蚀部分的形貌基本呈倒梯形。
进一步地，所述刻蚀停止层134包括氮化硅层，所述刻蚀停止层134与所述连线层124之间还形成有电介质抗反射层132和其下的氮化钛层130。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (5)
1.一种半导体器件的制造方法，其特征在于，包括：
提供衬底，所述衬底上依次层叠有介质材料的覆盖层、刻蚀停止层以及粘合层，所述覆盖层中形成有连线层，所述粘合层中形成有位于所述连线层上的键合孔，所述键合孔包括连接孔和其上的过孔；所述连线层的材料为铝，键合垫的材料为铜；
进行所述连接孔下刻蚀停止层的刻蚀，直至过刻蚀所述连线层，以形成贯通的键合孔，所述连线层中过刻蚀部分的底部形貌的尺寸不大于上部形貌的尺寸；所述进行所述连接孔下刻蚀停止层的刻蚀，包括：采用干法刻蚀，在第一工艺参数下，进行所述刻蚀停止层的主刻蚀，直至贯通至连线层，而后，在第二工艺参数下，进行所述连线层的过刻蚀；所述干法刻蚀的刻蚀气体包括：CHF3和Ar，所述第二工艺参数中CHF3与Ar气体比例的范围为：15:1至20:1；
进行所述键合孔的填充，以形成键合垫。
2.根据权利要求1所述的制造方法，其特征在于，所述连线层中过刻蚀部分的形貌基本呈倒梯形。
3.根据权利要求1所述的制造方法，其特征在于，所述刻蚀停止层包括氮化硅层，所述刻蚀停止层与所述连线层之间还形成有电介质抗反射层和其下的氮化钛层。
4.根据权利要求3所述的制造方法，其特征在于，所述第二工艺参数中，腔室内的压力范围为8-12mtorr，偏置功率的范围为900-1100W。
5.根据权利要求1所述的制造方法，其特征在于，所述粘合层中的键合孔的形成方法包括：
进行所述粘合层的图案化，以在所述粘合层中形成连接孔；
在所述连接孔以及粘合层上形成填充层；
进行所述连接孔之上填充层及部分厚度的粘合层的图案化，以在所述连接孔上形成过孔；
去除填充层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910883471.4A CN110581117B (zh) | 2019-09-18 | 2019-09-18 | 一种半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910883471.4A CN110581117B (zh) | 2019-09-18 | 2019-09-18 | 一种半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110581117A CN110581117A (zh) | 2019-12-17 |
| CN110581117B true CN110581117B (zh) | 2021-04-27 |
Family
ID=68811513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910883471.4A Active CN110581117B (zh) | 2019-09-18 | 2019-09-18 | 一种半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110581117B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110911292B (zh) * | 2019-12-02 | 2021-12-24 | 武汉新芯集成电路制造有限公司 | 一种半导体的制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1783476A (zh) * | 2004-12-03 | 2006-06-07 | 台湾积体电路制造股份有限公司 | 集成电路的内连线结构 |
| CN109148362A (zh) * | 2018-08-28 | 2019-01-04 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法 |
| CN109962022A (zh) * | 2019-04-03 | 2019-07-02 | 武汉新芯集成电路制造有限公司 | 一种半导体器件及其制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090037103A (ko) * | 2007-10-11 | 2009-04-15 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2019
- 2019-09-18 CN CN201910883471.4A patent/CN110581117B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1783476A (zh) * | 2004-12-03 | 2006-06-07 | 台湾积体电路制造股份有限公司 | 集成电路的内连线结构 |
| CN109148362A (zh) * | 2018-08-28 | 2019-01-04 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法 |
| CN109962022A (zh) * | 2019-04-03 | 2019-07-02 | 武汉新芯集成电路制造有限公司 | 一种半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110581117A (zh) | 2019-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110323181B (zh) | 一种半导体器件的制造方法 | |
| US10157833B1 (en) | Via and skip via structures | |
| KR100277377B1 (ko) | 콘택트홀/스루홀의형성방법 | |
| US7772112B2 (en) | Method of manufacturing a semiconductor device | |
| CN110581117B (zh) | 一种半导体器件及其制造方法 | |
| US6372614B2 (en) | Dual damascene method for backened metallization using poly stop layers | |
| US7196002B2 (en) | Method of making dual damascene with via etch through | |
| US6077789A (en) | Method for forming a passivation layer with planarization | |
| KR20140083696A (ko) | 반도체 소자의 듀얼 다마신 구조 형성 방법 및 그에 따른 반도체 소자 디바이스 | |
| CN112786525A (zh) | 半导体器件及其形成方法 | |
| US6143644A (en) | Method to prevent passivation from keyhole damage and resist extrusion | |
| JP3279302B2 (ja) | 半導体装置の製造方法 | |
| JPH09129730A (ja) | 半導体装置の製造方法 | |
| CN112151443B (zh) | 一种半导体器件的制造方法 | |
| JP3317279B2 (ja) | 半導体装置の製造方法 | |
| TWI786920B (zh) | 半導體結構及其製造方法 | |
| KR100421278B1 (ko) | 반도체소자의 제조방법 | |
| KR101113768B1 (ko) | 듀얼 다마신 공정을 이용하는 반도체 소자의 제조 방법 | |
| KR101098919B1 (ko) | 반도체 소자의 제조방법 | |
| KR100711926B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100681207B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| CN113314500A (zh) | 半导体结构与其制作方法 | |
| KR100507869B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| JPH09260485A (ja) | 半導体装置の製造方法 | |
| KR100668726B1 (ko) | 반도체 소자의 비트라인 콘택 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |
|
| CP03 | Change of name, title or address |