CN110738964A - 像素电路及显示装置 - Google Patents

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Abstract

本发明提供一种像素电路及显示装置，属于显示技术领域，其可解决现有的各个发光二极管的起亮电压不同，影响显示效果的问题。本发明的像素电路，包括：存储电容、发光二极管、数据写入单元、补偿单元、驱动晶体管和发光控制单元。存储电容的第一端连接第一节点，第二端连接第二节点；发光二极管的第一极连接第三节点，第二极连接第二电源端；数据写入单元用于在栅极控制信号的控制下，将数据电压写入第二节点；补偿单元用于在补偿控制信号的控制下，将第三节点的电压作为补偿电压写入第一节点；补偿电压为发光二极管的起亮电压与第二电源端电压之和；发光控制单元用于在发光控制信号的控制下，控制驱动晶体管驱动发光二极管进行发光。

Description

像素电路及显示装置
技术领域
本发明属于显示技术领域，具体涉及一种像素电路及显示装置。
背景技术
有机发光二极管(Organic Light-Emitting Diode,OLED)显示面板具有自发光、对比度高、能耗低、视角广、响应速度快等优点，在显示领域具有广泛的应用。
发明人发现现有技术中至少存在如下问题：OLED显示面板通过控制发光二极管两端的电压来控制显示亮度。在使用过程中，由于发光二极管的材料均一性、工艺均一性以及使用时的衰减均一性不同，容易导致效率均均一性不同，即对同样的两端电压表现出不同的亮度，最终容易引起显示面板的亮度非均一性和色度非均一性。具体在发光二极管上，这种非均一性主要表现为起亮电压不同。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提供一种像素电路及显示装置。
解决本发明技术问题所采用的技术方案是一种像素电路，包括：存储电容、发光二极管、数据写入单元、补偿单元、驱动晶体管和发光控制单元；
所述存储电容的第一端连接第一节点，第二端连接第二节点；
所述发光二极管的第一极连接第三节点，第二极连接第二电源端；
所述数据写入单元用于在栅极控制信号的控制下，将数据电压写入所述第二节点；
所述补偿单元用于在补偿控制信号的控制下，将所述第三节点的电压作为补偿电压写入所述第一节点；所述补偿电压为所述发光二极管的起亮电压与所述第二电源端电压之和；
所述发光控制单元用于在发光控制信号的控制下，控制所述驱动晶体管驱动所述发光二极管进行发光。
可选地，在补偿阶段，所述第一节点的电压为Vf+V0，所述第二节点的电压为Vdata，所述第三节点的电压为Vf+V0；其中，Vf为所述发光二极管的起亮电压，V0为所述第二电源端的电压，Vdata为数据电压；
在发光阶段，所述第一节点的电压为Vcom-Vdata+Vf+V0，所述第二节点的电压为Vcom，所述第三节点的电压为Vcom-Vdata+Vf+V0-Vth；其中，Vcom为公共电压，Vth为所述驱动晶体管的阈值电压。
可选地，该像素电路还包括：复位单元；
所述复位单元用于在复位信号的控制下，将初始化电压写入所述第一节点，以对所述第一节点的电压进行复位。
可选地，在复位阶段，所述第一节点的电压为Vinit，所述第二节点的电压为Vdata；其中，Vinit为初始化电压，Vdata为数据电压。
可选地，所述数据写入单元包括：第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管的开关特性相反；
所述第一晶体管的第一极与所述第二晶体管的第一极连接，并且连接数据电压端，所述第一晶体管的第二极与所述第二晶体管的第二极连接，并且连接所述第二节点，所述第一晶体管的控制极连接第一栅极控制信号端，所述第二晶体管的控制极连接第二栅极控制信号端。
可选地，所述复位单元包括：第三晶体管；
所述第三晶体管的第一极连接初始化电压端，第二极连接所述第一节点，控制极连接复位信号端。
可选地，所述补偿单元包括：第四晶体管；
所述第四晶体管的第一极连接所述第三节点，第二极连接所述第一节点，控制极连接补偿控制信号端。
可选地，所述发光控制单元包括：第五晶体管和第六晶体管；
所述第五晶体管的第一极连接所述驱动晶体管的第二极，第二极连接所述第三节点，控制极连接发光控制信号端；
所述第六晶体管的第一极连接公共电极端，第二极连接所述第二节点，控制极连接发光控制信号端。
可选地，所述初始化电压与所述第二电源端电压的差值大于所述发光二极管的起亮电压。
解决本发明技术问题所采用的技术方案是一种像素电路，包括：存储电容、发光二极管、驱动晶体管、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管；其中，所述第一晶体管和所述第二晶体管的开关特性相反；
所述存储电容的第一端连接第一节点，第二端连接第二节点；
所述发光二极管的第一极连接第三节点，第二极连接第二电源端；
所述驱动晶体管的第一极连接第一电源端，第二极连接所述第五晶体管的第一极，控制极连接所述第一节点；
所述第一晶体管的第一极与所述第二晶体管的第一极连接，并且连接数据电压端，所述第一晶体管的第二极与所述第二晶体管的第二极连接，并且连接所述第二节点，所述第一晶体管的控制极连接第一栅极控制信号端，所述第二晶体管的控制极连接第二栅极控制信号端；
所述第三晶体管的第一极连接初始化电压端，第二极连接所述第一节点，控制极连接复位信号端；
所述第四晶体管的第一极连接所述第三节点，第二极连接所述第一节点，控制极连接补偿控制信号端；
所述第五晶体管的第一极连接所述驱动晶体管的第二极，第二极连接所述第三节点，控制极连接发光控制信号端；
所述第六晶体管的第一极连接公共电极端，第二极连接所述第二节点，控制极连接发光控制信号端。
可选地，在复位阶段，所述第一晶体管、所述第二晶体管、所述第三晶体管导通，所述第四晶体管、所述第五晶体管、所述第六晶体管、所述驱动晶体管关闭，所述第一节点的电压为Vinit，所述第二节点的电压为Vdata；其中，Vinit为初始化电压，Vdata为数据电压；
在补偿阶段，所述第一晶体管、所述第二晶体管、所述第四晶体管导通，所述第三晶体管、所述五晶体管、所述第六晶体管、所述驱动晶体管关闭，所述第一节点的电压为Vf+V0，所述第二节点的电压为Vdata，所述第三节点的电压为Vf+V0；其中，Vf为所述发光二极管的起亮电压，V0为所述第二电源端的电压；
在发光阶段，所述驱动晶体管、所述第五晶体管、所述第六晶体管导通，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管关闭，所述第一节点的电压为Vcom-Vdata+Vf+V0，所述第二节点的电压为Vcom，所述第三节点的电压为Vcom-Vdata+Vf+V0-Vth；其中，Vcom为公共电压，Vth为所述驱动晶体管的阈值电压。
可选地，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述驱动晶体管均包括场效应管。
解决本发明技术问题所采用的技术方案是一种显示装置，包括如上述提供的像素电路。
可选地，所述像素电路集成于硅基底上。
可选地，所述显示装置包括：虚拟现实显示装置或增强现实显示装置。
本发明实施例提供的像素电路中，在补偿阶段，数据写入单元可以在栅极控制信号的控制下，将数据电压Vdata写入第二节点。同时，补偿模块可以直接将发光二极管的第一极即阳极所连接的第三节点的电压作为补偿电压写入存储电容的第一端所连接的第一节点，此时，第一节点的电压与第三节点的电压相等，同为发光二极管的起亮电压Vf与第二电源端电压V0之和，即Vf+V0。在发光阶段，发光控制单元开始工作，发光二极管可以在驱动晶体管的驱动下进行发光。此时，存储电容的一端所连接的第二节点与公共电极端导通，第二节点的电压为公共电压Vcom。根据电容自举原理，可得第一节点的电压为Vcom-Vdata+Vf+V0。此时，发光二极管的阳极所连接的第三节点的电压为Vcom-Vdata+Vf+V0-Vth，其中，Vth表示驱动晶体管T的阈值电压，第二极即阴极的电压为第二电源端电压V0。因此，发光二极管两端跨压U为Vcom-Vdata+Vf+V0-Vth-V0，即Vcom-Vdata+Vf–Vth，其与发光二极管的起亮电压Vf之间的压差ΔU为Vcom-Vdata+Vf–Vth-Vf，即ΔU＝Vcom-Vdata–Vth。由于发光二极管的发光亮度只与ΔU相关，由上述ΔU的表达式可以看出，在本发明实施例中，在发光阶段，发光二极管的发光亮度只与数据电压Vdata有关，与起亮电压Vf无关。因此，本发明实施例提供的像素电路可以消除起亮电压Vf对显示的影响，抑制起亮电压Vf的非均一性，从而可以提高显示的均一性，进而可以提高显示效果。
附图说明
图1-图2为本发明实施例提供的一种像素电路的结构示意图；
图3为本发明实施例提供的一种像素电路的时序图。
其中附图标记为：
C-存储电容、D-发光二极管、T-驱动晶体管、101-数据写入单元、102-补偿单元、103-发光控制单元、104-复位单元、T1-第一晶体管、T2-第二晶体管、T3-第三晶体管、T4-第四晶体管、T5-第五晶体管、及T6-第六晶体管。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
在本发明实施例中，各个晶体管的源极和漏极在一定条件下是可以互换的，因此，各个晶体管的源极、漏极从连接关系的描述上是没有区别的。在本发明实施例中，为了区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外，按照晶体管的特性区分可以将晶体管分为N型晶体管和P型晶体管，对于N型晶体管，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通，P型晶体管相反。为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明提供的像素电路及显示装置作进一步详细描述。
实施例一
图1为本发明实施例提供的一种像素电路的结构示意图，如图1所示，该像素电路包括：存储电容C、发光二极管D、数据写入单元101、补偿单元102、驱动晶体管T和发光控制单元103。
存储电容C的第一端连接第一节点N1，第二端连接第二节点N2。发光二极管D的第一极连接第三节点N3，第二极连接第二电源端VSS。数据写入单元101用于在栅极控制信号的控制下，将数据电压写入第二节点N2。补偿单元102用于在补偿控制信号的控制下，将第三节点N3的电压作为补偿电压写入第一节点N1；补偿电压为发光二极管D的起亮电压与第二电源端VSS电压之和。
发光控制单元103用于在发光控制信号的控制下，控制驱动晶体管T驱动发光二极管D进行发光。
本发明实施例提供的像素电路中，在补偿阶段，数据写入单元101可以在栅极控制信号的控制下，将数据电压Vdata写入第二节点N2，第二节点N2的电压为数据电压Vdata。同时，补偿模块102可以直接将发光二极管D的第一极即阳极所连接的第三节点N3的电压作为补偿电压写入存储电容C的第一端所连接的第一节点N1，此时，第一节点N1的电压与第三节点N3的电压相等，同为发光二极管D的起亮电压Vf与第二电源端VSS电压V0之和，即Vf+V0。在发光阶段，发光控制单元103开始工作，发光二极管D可以在驱动晶体管T的驱动下进行发光。此时，存储电容C的一端所连接的第二节点N2与公共电极端Com导通，第二节点N2的电压为Vcom。根据电容自举原理，可得第一节点N1的电压为Vcom-Vdata+Vf+V0。此时，发光二极管D的阳极所连接的第三节点N3的电压为Vcom-Vdata+Vf+V0-Vth，其中，Vth表示驱动晶体管T的阈值电压，第二极即阴极的电压为第二电源端VSS电压V0。因此，发光二极管D两端跨压U为Vcom-Vdata+Vf+V0-Vth-V0，即Vcom-Vdata+Vf–Vth，其与发光二极管的起亮电压Vf之间的压差ΔU为Vcom-Vdata+Vf–Vth-Vf，即ΔU＝Vcom-Vdata–Vth。由于发光二极管D的发光亮度只与ΔU相关，由上述ΔU的表达式可以看出，在本发明实施例中，在发光阶段，发光二极管D的发光亮度只与数据电压Vdata有关，与起亮电压Vf无关。因此，本发明实施例提供的像素电路可以消除起亮电压Vf对显示的影响，抑制起亮电压Vf的非均一性，从而可以提高显示的均一性，进而可以提高显示效果。
在此需要说明的是，发光二极管D阴极连接的第二电源端VSS可以为接地端GND，从而可以保证发光二极管D的阴极具有较低的电压，并且将发光二极管D的阴极直接连接至接地端GND可以便于布线，降低布线难度。
可选地，如图1所示，本发明实施例提供的像素电路还包括：复位单元104。复位单元104用于在复位信号的控制下，将初始化电压Vinit写入第一节点N1，以对第一节点N1的电压进行复位。
需要说明的是，本发明实施例提供的像素电路在补偿阶段和发光阶段之前还需对第一节点N1的电压进行复位，即复位阶段。在复位阶段，复位单元104可以在复位信号的控制下，将初始化电压Vinit写入第一节点N1，从而，实现第一节点N1的电压的复位。同时，数据写入单元101可以在栅极控制信号的控制下，将数据电压Vdata写入第二节点N2，此时，存储电容C第一端连接的第一节点N1的电压为Vinit，第二端连接的第二节点N2的电压为Vdata。
基于上述提供的像素电路，下面将结合附图对该像素电路中的各个功能单元进行进一步详细说明。
可选地，如图1所示，数据写入单元101可以包括：第一晶体管T1和第二晶体管T2；第一晶体管T1和第二晶体管T2的开关特性相反。第一晶体管T1的源极与第二晶体管T2的源极连接，并且连接数据电压端Data，第一晶体管T1的漏极与第二晶体管T2的漏极连接，并且连接第二节点N2，第一晶体管T1的栅极连接第一栅极控制信号端Gate1，第二晶体管T2的栅极连接第二栅极控制信号端Gate2。
需要说明的是，第一晶体管T1和第二晶体管T2可以为互补型晶体管，二者的开关特性相反。在本发明实施例中以第一晶体管T1为P型晶体管，第二晶体管T2为N型晶体管，其他晶体管为N型晶体管为例进行说明。当然，各个晶体管也可以为其他特性的晶体管，在此不做限定。在复位阶段，第一晶体管T1在第一栅极控制信号端Gate1提供的低电平控制信号的控制下导通，第二晶体管T2在第二栅极控制信号端Gate2提供的高电平控制信号的控制下导通，数据电压Vdata可以被写入存储电容C的第二端连接的第二节点N2，此时，第二节点N2的电压为Vdata。在补偿阶段，第一晶体管T1和第二晶体管T2也进行同样的控制，使得第二节点N2的电压保持为Vdata，其具体实现过程与复位阶段相同，在此不再进行赘述。
可选地，如图1所示，复位单元104可以包括：第三晶体管T3。第三晶体管T3的源极连接初始化电压端Initial，漏极连接第一节点N1，栅极连接复位信号端Reset。
需要说明的是，在复位阶段，第三晶体管T3在复位信号端Reset提供的高电平控制信号的控制下导通，初始化电压Vinit可以被写入存储电容C第一端连接的第一节点N1，此时，第一节点N1的电压为Vinit，从而实现存储电容C第一端连接的第一节点N1电压的复位。
可选地，如图1所示，补偿单元102可以包括：第四晶体管T4。第四晶体管T4的源极连接第三节点N3，漏极连接第一节点N1，栅极连接补偿控制信号端Gate3。
需要说明的是，在补偿阶段，第四晶体管T4在补偿控制信号端Gate3提供的高电平控制信号的控制下导通，发光二极管D的初始状态被打开，并通过发光二极管D进行放电，直至发光二极管D两端的压差等于起亮电压Vf，放电结束。此时，第三节点N3的电压可以被写入第一节点N1，第一节点N1的电压保持为发光二极管D的起亮电压Vf与第二电源端VSS电压V0之和，即Vf+V0，从而实现存储电容C第一端所连接的第一节点N1电压的补偿。
可选地，如图1所示，发光控制单元103可以包括：第五晶体管T5和第六晶体管T6。第五晶体管T5的源极连接驱动晶体管T的漏极，漏极连接第三节点N3，栅极连接发光控制信号端EM；第六晶体管T6的源极连接公共电极端Com，漏极连接第二节点N2，栅极连接发光控制信号端EM。
需要说明的是，在发光阶段，第六晶体管T6也可以在发光控制信号端EM提供的高电平信号的控制下导通，公共电极端Com的电压Vcom可以被写入第二节点N2。根据电容自举原理，可得第一节点N1的电压为Vcom-Vdata+Vf+V0。此时，第五晶体管T5可以在发光控制信号端EM提供的高电平信号的控制下导通，发光二极管D可以在驱动晶体管T的驱动下进行发光。发光二极管D的阳极所连接的第三节点N3的电压为Vcom-Vdata+Vf+V0-Vth，阴极的电压为第二电源端VSS电压V0。因此，发光二极管D两端跨压U为Vcom-Vdata+Vf+V0-Vth-V0，即Vcom-Vdata+Vf–Vth，与发光二极管的起亮电压Vf之间的压差ΔU为Vcom-Vdata+Vf–Vth-Vf，即ΔU＝Vcom-Vdata–Vth。由于发光二极管D的发光亮度只与ΔU相关，由上述ΔU的表达式可以看出，在本发明实施例中，在发光阶段，发光二极管D的发光亮度只与数据电压Vdata有关，与起亮电压Vf无关。
可选地，初始化电压Vinit与第二电源端VSS电压V0的差值大于发光二极管D的起亮电压Vf。
需要说明的是，初始化电压Vinit与第二电源端VSS电压V0的差值大于发光二极管D的起亮电压Vf。在复位阶段，第一节点N1的电压小于第三节点N3的电压，从而可以保证电流的流向，进而可以在补偿阶段将第三节点N3的电压作为补偿电压写入第一节点N1。
可选地，驱动晶体管T可以为N型晶体管。
需要说明的是，N型晶体管的栅极可以在高电平控制信号的控制下，源极和栅极之间导通，从而将驱动发光二极管D进行发光。可以理解的是，该驱动晶体管T也可以为其他特性的晶体管，在此不做限定。
实施例二
图2为本发明实施例提供的一种像素电路的结构示意图，如图2所示，该像素电路包括：存储电容C、发光二极管D、驱动晶体管T、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6；其中，第一晶体管T1和第二晶体管T2的开关特性相反。
存储电容C的第一端连接第一节点，第二端连接第二节点。发光二极管D的第一极连接第三节点，第二极连接第二电源端。驱动晶体管T的源极连接第一电源端VDD，漏极连接第五晶体管T5的源极，栅极连接第一节点N1。第一晶体管T1的源极与第二晶体管T2的源极连接，并且连接数据电压端Data，第一晶体管T1的漏极与第二晶体管T2的漏极连接，并且连接第二节点N2，第一晶体管T1的栅极连接第一栅极控制信号端Gate1，第二晶体管T2的栅极连接第二栅极控制信号端Gate2。第三晶体管T3的源极连接初始化电压端Initial，漏极连接第一节点N1，栅极连接复位信号端Reset。第四晶体管T4的源极连接第三节点N3，漏极连接第一节点N1，栅极连接补偿控制信号端Gate3。第五晶体管T5的源极连接驱动晶体管T的漏极，漏极连接第三节点N3，栅极连接发光控制信号端EM。第六晶体管T6的源极连接公共电极端Com，漏极连接第二节点N2，栅极连接发光控制信号端EM。
下面将结合图3，对本发明实施例提供的像素电路的实现原理进行详细说明。
在复位阶段，第一晶体管T1在第一栅极控制信号端Gate1提供的低电平控制信号的控制下导通，第二晶体管T2在第二栅极控制信号端Gate2提供的高电平控制信号的控制下导通，数据电压Vdata可以被写入存储电容C的第二端连接的第二节点N2，此时，第二节点N2的电压为Vdata。第三晶体管T3在复位信号端Reset提供的高电平控制信号的控制下导通，初始化电压Vinit可以被写入存储电容C第一端连接的第一节点N1，此时，第一节点N1的电压为Vinit，从而实现存储电容C第一端连接的第一节点N1电压的复位。
在补偿阶段，第四晶体管T4在补偿控制信号端Gate3提供的高电平控制信号的控制下导通，发光二极管D的初始状态被打开，并通过发光二极管D进行放电，直至发光二极管D两端的压差等于起亮电压Vf，放电结束。此时，第三节点N3的电压可以被写入第一节点N1，第一节点N1的电压保持为发光二极管D的起亮电压Vf与第二电源端VSS电压V0之和，即Vf+V0，从而实现存储电容C第一端所连接的第一节点N1电压的补偿。
在发光阶段，第六晶体管T6可以在发光控制信号端EM提供的高电平信号的控制下导通，公共电极端Com的电压Vcom可以被写入第二节点N2。根据电容自举原理，可得第一节点N1的电压为Vcom-Vdata+Vf+V0。此时，第五晶体管T5可以在发光控制信号端EM提供的高电平信号的控制下导通，发光二极管D可以在驱动晶体管T的驱动下进行发光。发光二极管D的阳极所连接的第三节点N3的电压为Vcom-Vdata+Vf+V0-Vth，阴极的电压为第二电源端VSS电压V0。因此，发光二极管D两端跨压U为Vcom-Vdata+Vf+V0-Vth-V0，即Vcom-Vdata+Vf–Vth，与发光二极管的起亮电压Vf之间的压差ΔU为Vcom-Vdata+Vf–Vth-Vf，即ΔU＝Vcom-Vdata–Vth。由于发光二极管D的发光亮度只与ΔU相关，由上述ΔU的表达式可以看出，在本发明实施例中，在发光阶段，发光二极管D的发光亮度只与数据电压Vdata有关，与起亮电压Vf无关。因此，本发明实施例提供的像素电路可以消除起亮电压Vf对显示的影响，抑制起亮电压Vf的非均一性，从而可以提高显示的均一性，进而可以提高显示效果。
可选地，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和驱动晶体管T均包括场效应管。
需要说明的是，场效应管可以减小各个功能单元的体积，利于提高显示的像素分辨率，从而可以实现更好的显示效果。
实施例三
基于同一发明构思，本发明实施例提供了一种显示装置，该显示装置包括如上述实施例提供的像素电路。上述实施例提供的像素电路可以集成于硅基底上。本发明实施例提供的显示装置可以为虚拟显示装置，也可以为增强现实显示装置，当然，也可以为具有其他功能的显示装置，在此不再一一列举。可以理解的是，本发明实施例提供的显示装置的实现原理与上述实施例提供的像素电路的实现原理相同，在此不再赘述。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (15)

1.一种像素电路，其特征在于，包括：存储电容、发光二极管、数据写入单元、补偿单元、驱动晶体管和发光控制单元；
所述存储电容的第一端连接第一节点，第二端连接第二节点；
所述发光二极管的第一极连接第三节点，第二极连接第二电源端；
所述数据写入单元用于在栅极控制信号的控制下，将数据电压写入所述第二节点；
所述补偿单元用于在补偿控制信号的控制下，将所述第三节点的电压作为补偿电压写入所述第一节点；所述补偿电压为所述发光二极管的起亮电压与所述第二电源端电压之和；
所述发光控制单元用于在发光控制信号的控制下，控制所述驱动晶体管驱动所述发光二极管进行发光。
2.根据权利要求1所述的像素电路，其特征在于，在补偿阶段，所述第一节点的电压为Vf+V0，所述第二节点的电压为Vdata，所述第三节点的电压为Vf+V0；其中，Vf为所述发光二极管的起亮电压，V0为所述第二电源端的电压，Vdata为数据电压；
在发光阶段，所述第一节点的电压为Vcom-Vdata+Vf+V0，所述第二节点的电压为Vcom，所述第三节点的电压为Vcom-Vdata+Vf+V0-Vth；其中，Vcom为公共电压，Vth为所述驱动晶体管的阈值电压。
3.根据权利要求1所述的像素电路，其特征在于，还包括：复位单元；
所述复位单元用于在复位信号的控制下，将初始化电压写入所述第一节点，以对所述第一节点的电压进行复位。
4.根据权利要求3所述的像素电路，其特征在于，在复位阶段，所述第一节点的电压为Vinit，所述第二节点的电压为Vdata；其中，Vinit为初始化电压，Vdata为数据电压。
5.根据权利要求1所述的像素电路，其特征在于，所述数据写入单元包括：第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管的开关特性相反；
所述第一晶体管的第一极与所述第二晶体管的第一极连接，并且连接数据电压端，所述第一晶体管的第二极与所述第二晶体管的第二极连接，并且连接所述第二节点，所述第一晶体管的控制极连接第一栅极控制信号端，所述第二晶体管的控制极连接第二栅极控制信号端。
6.根据权利要求3所述的像素电路，其特征在于，所述复位单元包括：第三晶体管；
所述第三晶体管的第一极连接初始化电压端，第二极连接所述第一节点，控制极连接复位信号端。
7.根据权利要求1所述的像素电路，其特征在于，所述补偿单元包括：第四晶体管；
所述第四晶体管的第一极连接所述第三节点，第二极连接所述第一节点，控制极连接补偿控制信号端。
8.根据权利要求1所述的像素电路，其特征在于，所述发光控制单元包括：第五晶体管和第六晶体管；
所述第五晶体管的第一极连接所述驱动晶体管的第二极，第二极连接所述第三节点，控制极连接发光控制信号端；
所述第六晶体管的第一极连接公共电极端，第二极连接所述第二节点，控制极连接发光控制信号端。
9.根据权利要求3所述的像素电路，其特征在于，所述初始化电压与所述第二电源端电压的差值大于所述发光二极管的起亮电压。
10.一种像素电路，其特征在于，包括：存储电容、发光二极管、驱动晶体管、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管；其中，所述第一晶体管和所述第二晶体管的开关特性相反；
所述存储电容的第一端连接第一节点，第二端连接第二节点；
所述发光二极管的第一极连接第三节点，第二极连接第二电源端；
所述驱动晶体管的第一极连接第一电源端，第二极连接所述第五晶体管的第一极，控制极连接所述第一节点；
所述第一晶体管的第一极与所述第二晶体管的第一极连接，并且连接数据电压端，所述第一晶体管的第二极与所述第二晶体管的第二极连接，并且连接所述第二节点，所述第一晶体管的控制极连接第一栅极控制信号端，所述第二晶体管的控制极连接第二栅极控制信号端；
所述第三晶体管的第一极连接初始化电压端，第二极连接所述第一节点，控制极连接复位信号端；
所述第四晶体管的第一极连接所述第三节点，第二极连接所述第一节点，控制极连接补偿控制信号端；
所述第五晶体管的第一极连接所述驱动晶体管的第二极，第二极连接所述第三节点，控制极连接发光控制信号端；
所述第六晶体管的第一极连接公共电极端，第二极连接所述第二节点，控制极连接发光控制信号端。
11.根据权利要求10所述的像素电路，其特征在于，在复位阶段，所述第一晶体管、所述第二晶体管、所述第三晶体管导通，所述第四晶体管、所述第五晶体管、所述第六晶体管、所述驱动晶体管关闭，所述第一节点的电压为Vinit，所述第二节点的电压为Vdata；其中，Vinit为初始化电压，Vdata为数据电压；
在补偿阶段，所述第一晶体管、所述第二晶体管、所述第四晶体管导通，所述第三晶体管、所述五晶体管、所述第六晶体管、所述驱动晶体管关闭，所述第一节点的电压为Vf+V0，所述第二节点的电压为Vdata，所述第三节点的电压为Vf+V0；其中，Vf为所述发光二极管的起亮电压，V0为所述第二电源端的电压；
在发光阶段，所述驱动晶体管、所述第五晶体管、所述第六晶体管导通，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管关闭，所述第一节点的电压为Vcom-Vdata+Vf+V0，所述第二节点的电压为Vcom，所述第三节点的电压为Vcom-Vdata+Vf+V0-Vth；其中，Vcom为公共电压，Vth为所述驱动晶体管的阈值电压。
12.根据权利要求10所述的像素电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述驱动晶体管均包括场效应管。
13.一种显示装置，其特征在于，包括如权利要求10-12任一项所述的像素电路。
14.根据权利要求13所述的显示装置，其特征在于，所述像素电路集成于硅基底上。
15.根据权利要求13所述的显示装置，其特征在于，所述显示装置包括：虚拟现实显示装置或增强现实显示装置。
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