CN110633780B - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN110633780B
CN110633780B CN201910159689.5A CN201910159689A CN110633780B CN 110633780 B CN110633780 B CN 110633780B CN 201910159689 A CN201910159689 A CN 201910159689A CN 110633780 B CN110633780 B CN 110633780B
Authority
CN
China
Prior art keywords
terminals
signal
signal terminal
terminal
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910159689.5A
Other languages
English (en)
Other versions
CN110633780A (zh
Inventor
斋藤利忠
川村英树
近藤敦志
渡边胜好
西山拓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN110633780A publication Critical patent/CN110633780A/zh
Application granted granted Critical
Publication of CN110633780B publication Critical patent/CN110633780B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R12/00—Structural associations of a plurality of mutually-insulated electrical connecting elements, specially adapted for printed circuits, e.g. printed circuit boards [PCB], flat or ribbon cables, or like generally planar structures, e.g. terminal strips, terminal blocks; Coupling devices specially adapted for printed circuits, flat or ribbon cables, or like generally planar structures; Terminals specially adapted for contact with, or insertion into, printed circuits, flat or ribbon cables, or like generally planar structures
    • H01R12/70—Coupling devices
    • H01R12/71—Coupling devices for rigid printing circuits or like structures
    • H01R12/72—Coupling devices for rigid printing circuits or like structures coupling with the edge of the rigid printed circuits or like structures
    • H01R12/722—Coupling devices for rigid printing circuits or like structures coupling with the edge of the rigid printed circuits or like structures coupling devices mounted on the edge of the printed circuits
    • H01R12/725—Coupling devices for rigid printing circuits or like structures coupling with the edge of the rigid printed circuits or like structures coupling devices mounted on the edge of the printed circuits containing contact members presenting a contact carrying strip, e.g. edge-like strip
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/0772—Physical layout of the record carrier
    • G06K19/07732—Physical layout of the record carrier the record carrier having a housing or construction similar to well-known portable memory devices, such as SD cards, USB or memory sticks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K5/00—Casings, cabinets or drawers for electric apparatus
    • H05K5/02—Details
    • H05K5/0247—Electrical details of casings, e.g. terminals, passages for cables or wiring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
    • H05K1/0265—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board characterized by the lay-out of or details of the printed conductors, e.g. reinforced conductors, redundant conductors, conductors having different cross-sections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09227—Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0979—Redundant conductors or connections, i.e. more than one current path between two points
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10522—Adjacent components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Credit Cards Or The Like (AREA)
  • Details Of Connecting Devices For Male And Female Coupling (AREA)

Abstract

实施方式提供不方便较少的新颖的构成的半导体存储装置。实施方式的半导体存储装置具备外壳、多个端子、信号端子、控制器、信号配线以及存储器。外壳具有第一面、和位于该第一面的相反侧的第二面。多个端子在第一面露出且在第一方向上延伸并且在与第一方向交叉的第二方向上隔开间隔地配置。多个端子所包含的信号端子具有第一方向的第一端部、和在第一方向上位于与第一端部相反的一侧并且与第一端部相比离与插口接触部接触的接触位置较近的第二端部。控制器位于外壳内。信号配线在外壳内从第一端部延伸而将该第一端部与控制器电连接。存储器在外壳内与控制器电连接。

Description

半导体存储装置
本申请享有以日本专利申请2018-120095号(申请日：2018年6月25日)作为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
实施方式涉及半导体存储装置。
背景技术
以往，已知有具备在外壳(housing)的表面露出了的多个端子的半导体存储装置。
发明内容
实施方式提供不方便较少的新颖的构成的半导体存储装置。
实施方式的半导体存储装置具备外壳、多个端子、信号端子、控制器、信号配线以及存储器。外壳具有第一面、和位于该第一面的相反侧的第二面。多个端子在第一面露出且在第一方向上延伸、并且在与第一方向交叉的第二方向上隔开间隔地配置。多个端子所包含的信号端子具有：第一方向的第一端部；和在第一方向上位于与第一端部相反的一侧，并且与第一端部相比离与主机设备的接触部接触的接触位置较近的第二端部。控制器位于外壳内。信号配线在外壳内从第一端部延伸而将该第一端部与控制器电连接。存储器在外壳内与控制器电连接。
附图说明
图1是实施方式的半导体存储装置的示意性且例示性的俯视图。
图2是实施方式的半导体存储装置的示意性且例示性的侧视图。
图3是示出信号相对于第1实施方式的多个端子的分配的例示性的表。
图4是示出实施方式的半导体存储装置的外壳内的导体的一部分的示意性且例示性的俯视图。
图5是实施方式的半导体存储装置的图4的V-V线处的示意性且例示性的剖面图。
图6是示出实施方式的半导体存储装置的端子的一部分和该端子所对应的配线的一部分的示意性且例示性的俯视图。
图7是示出实施方式的半导体存储装置的、图6所示的端子所对应的配线的一部分和接地层的一部分的示意性且例示性的俯视图。
图8是示出实施方式的半导体存储装置的信号强度的频率特性的一个例子的示意性的图表。
图9是第2实施方式的半导体存储装置的示意性且例示性的俯视图。
图10是第2实施方式的变形例的半导体存储装置的示意性且例示性的俯视图。
附图标记说明
10、10A、10B：存储卡(半导体存储装置)；11：外壳；13：闪速存储器(存储器)；14：卡控制器(控制器)；21：第一面；22：第二面；52h1a：延伸部(第一延伸部)；52h1b：延伸部(第二延伸部)；52：配线(第一信号配线、第二信号配线)；60：接地层；61：延伸部(第一部位)；400：端子；400a：端部(第一端部)；400b：端部(第二端部)；402、405、408、411：端子(第一信号端子、信号端子)；403、406、409、412：端子(第二信号端子、信号端子)；402a：端部(第一边缘部)；403a：端部(第二边缘部)；Pc：接触位置。
具体实施方式
以下所示的实施方式和变形例的构成、控制(技术特征)以及由该构成、控制带来的作用和结果(效果)是一个例子。另外，在以下所例示出的实施方式和变形例中包括同样的构成要素。以下，有时对同样的构成要素标注共通的标号并省略重复的说明。另外，在本说明书中，序数仅用于区分信号、值、构成要素等，并不表示优先等级、顺序。
另外，在本说明书中，为了便于说明，设定了方向。沿图中的箭头X的第一方向沿矩形的存储卡10的长边方向(以下，简称为长边方向)，沿图中的箭头Y的第二方向沿存储卡10的短边方向(以下，简称为短边方向)。另外，沿图中的箭头Z的第三方向沿存储卡10的厚度方向(以下，简称为厚度方向)。第一方向、第二方向以及第三方向彼此正交。另外，以下，有时将箭头X朝向的方向称为第一方向的前方，将与箭头X朝向的方向相反的方向称为第一方向的后方，将箭头Y朝向的方向称为第二方向的前方，将与箭头Y朝向的方向相反的方向称为第二方向的后方，将箭头Z朝向的方向称为第三方向的前方，将与箭头Z朝向的方向相反的方向称为第三方向的后方。此外，短边方向也可以被称为宽度方向。
[第1实施方式]
图1是本实施方式的存储卡10的俯视图，图2是存储卡10的侧视图。存储卡10是半导体存储装置的一个例子，可以被称为可移动介质或可移动存储卡。
如图1所示，存储卡10具备外壳11、基板12、闪速存储器13、卡控制器14以及保护片15。
如图1、2所示，外壳11例如具有大致长方形(四边形)且板状的形状。另外，外壳11具有大致一定的厚度。即，外壳11具有在第三方向(Z方向)上较薄的扁平的长方体状的形状。
外壳11具有第一面21、第二面22以及外边缘30。第一面21和第二面22分别具有大致长方形(四边形)的形状。第一面21和第二面22，与第三方向交叉(大致正交)。
外边缘30具有第一边缘31、第二边缘32、第三边缘33、第四边缘34、第一角部35、第二角部36、第三角部37以及第四角部38。
第一边缘31和第三边缘33在第一方向(X方向)上延伸，彼此大致平行。第二边缘32和第四边缘34在第二方向(Y方向)上延伸，彼此大致平行。第一边缘31的长度和第三边缘33的长度比第二边缘32的长度和第四边缘34的长度长。第一边缘31和第三边缘33可以被称为长边，第二边缘32和第四边缘34可以被称为短边。
第一角部35位于第一边缘31与第四边缘34之间，第二角部36位于第一边缘31与第二边缘32之间，第三角部37位于第二边缘32与第三边缘33之间，第四角部38位于第三边缘33与第四边缘34之间。
第一角部35具有C倒角形状。换言之，在第一角部35设置有C倒角形状的缺口。在图1的俯视图中，第一角部35的边缘与第一边缘31和第四边缘34以45°的角度交叉。另外，在图1的俯视图中，在第一角部35欠缺了的用双点划线表示的直角等腰三角形例如具有90°的顶角和1.1mm的两条斜边。此外，第一角部35的缺口的形状不限定于C倒角形状。
第二角部36、第三角部37以及第四角部38分别具有R圆角形状(R倒角形状)。换言之，在第二角部36、第三角部37以及第四角部38分别设置有R倒角形状的缺口。在图1的俯视图中，第二角部36、第三角部37以及第四角部38的各自的曲率半径例如为0.2mm。即，在第二角部36、第三角部37以及第四角部38分别设置有比第一角部35小的缺口。
存储卡10、外壳11、第一面21以及第二面22的第一方向上的长度例如被设定为大约18±0.1mm，第二方向上的长度例如被设定为大约14±0.1mm。此外，存储卡10、外壳11、第一面21以及第二面22的形状和/或尺寸不限定于该例子。
另外，如图2所示，外壳11在第一面21与第四边缘34之间的角部(边界部分)具备倾斜部39。在图2的侧视图中，倾斜部39在第一面21与第四边缘34之间构成倒角形状的缺口。
如图1所示，基板12、闪速存储器13以及卡控制器14设置于外壳11的内部。基板12、闪速存储器13以及卡控制器14既可以埋入于外壳11，也可以收纳于构成外壳11的壳体(case)内。
基板12例如是印刷配线基板(PWB)。此外，基板12例如也可以是柔性印刷配线板(FPC)那样的其他种类的基板。闪速存储器13和卡控制器14安装于基板12。闪速存储器13和卡控制器14是电子部件(电部件、部件)的一个例子。在基板12也可以安装除闪速存储器13和卡控制器14以外的电子部件(电部件、部件)。基板12沿第一方向和第二方向延伸，并且与第三方向交叉(大致正交)。第一方向也是基板12的长边方向，第二方向也是基板12的短边方向，第三方向也是基板12的厚度方向。
闪速存储器13是可改写数据的非易失性的存储器，例如是NAND型闪速存储器。此外，闪速存储器13也可以是NOR型那样的其他闪速存储器。另外，存储卡10例如也可以具有多个闪速存储器13，这些多个闪速存储器13也可以彼此层叠。闪速存储器13是存储器的一个例子。
卡控制器14与闪速存储器13经由设置于基板12的配线(在图1、2中未图示)而电连接。卡控制器14能够对闪速存储器13的工作和包括该闪速存储器13的存储卡10的整体的工作进行控制。例如，卡控制器14能够控制：从闪速存储器13的数据的读取、向闪速存储器13的数据的写入、以及卡控制器14与外部器件之间的数据的通信。数据的通信控制中包括遵照PCIe(peripheral component interconnect express)的标准的协议控制。此外，卡控制器14也可以经由控制闪速存储器13的其他电子部件来间接地控制闪速存储器13。卡控制器14是控制器的一个例子。
保护片15贴附于第一面21上。保护片15例如覆盖在第一面21露出的测试用的端子(未图示)。此外，保护片15不限定于该例子。
存储卡10具备多个端子400(401～426)。端子400分别为四边形，在本实施方式中，具有在第一方向(X方向)上较长的长方形的形状。即，第一方向也是端子400的长边方向，第二方向(Y方向)也是端子400的短边方向(宽度方向)。此外，第三方向(Z方向)也是端子400的厚度方向。
在本实施方式中，端子400的数量作为一例是26。此外，端子400的数量不限定于此，也可以比26少，还可以比26多。多个端子400例如设置于基板12。
端子400分别从设置于第一面21的开口21a露出。即，端子400分别在第一面21向外壳11外露出。在第二面22未设置端子400，该第二面22例如能够作为散热面发挥作用，并且可以用作印刷面(显示面)，但也可以在第二面22设置端子400并使该端子400向外壳11外露出。
多个端子400具有沿第二方向(Y方向)的第一行R1所包含的多个端子400(401～413)、和沿第二方向的第二行R2所包含的多个端子400(414～426)。第一行R1所包含的端子400在第二方向上彼此分离并且在第二方向上排列。另外，第二行R2所包含的端子400在第二方向上彼此分离并且在第二方向上排列。第一行R1与第二行R2在第一方向上分离。第一行R1位于比第二行R2接近第四边缘34的位置，并且沿该第四边缘34排列。第二行R2位于比第一行R1接近第二边缘32的位置，并且位于第二边缘32与第四边缘34之间的中间位置。此外，多个端子400的行数可以是1，也可以是3以上。
在第一行R1中，端子401、404、407、410、413的形状大致相同，端子402、403、405、406、408、409、411、412的形状大致相同，端子401、404、407、410、413的形状与端子402、403、405、406、408、409、411、412的形状彼此不同。端子401、404、407、410、413的第一方向上的长度比端子402、403、405、406、408、409、411、412的第一方向上的长度长。另外，端子401～413的第二方向上的宽度大致相同。像这样，在第一行R1中包括形状不同的2种端子400。此外，在第一行R1中也可以包括3种以上的形状不同的端子400。
另外，在第二行R2中，端子414、417、418、419、421、424、425的形状大致相同，端子415、416、420、422、423、426的形状大致相同，端子414、417、418、419、421、424、425的形状与端子415、416、420、422、423、426的形状彼此不同。端子414、417、418、419、421、424、425的第一方向上的长度比端子415、416、420、422、423、426的第一方向上的长度长。另外，端子414～426的第二方向上的宽度大致相同。像这样在第二行R2中包括2种形状的端子400。在第一行R1和第二行R2中也可以包括相同形状的端子400，还可以不包括相同形状的端子400。此外，第一行R1所包含的端子400的形状和第二行R2所包含的端子400的形状不限定于该例子。此外，在第二行R2中也可以包括3种以上的形状不同的端子400。
另外，可以向多个端子400分配用于遵照一个接口标准的通信的信号，也可以分配用于遵照多个接口标准的通信的信号。
图3是示出多个端子400的信号分配的一个例子的例示性的表。如图3所示，在本实施方式中，向第一行R1的多个端子400分配用于PCIe的数据通信的信号。在PCIe中，能够将差动数据信号对用于数据的通信。
在第一行R1中，向端子401、404、407、410、413分配接地电位(GND)。端子401、404、407、410、413是接地端子的一个例子。
端子402、403、405、406、408、409、411、412传送遵照PCIe的差动数据信号，能够实现双向通信。端子402、403、405、406、408、409、411、412传送频率为GHz频带的差动数据信号。端子402与端子403、端子405与端子406、端子408与端子409、以及端子411与端子412分别传送差动数据信号(差动信号)对。端子402、405、408、411是第一信号端子的一个例子，端子403、406、409、412是第二信号端子的一个例子。
向端子402、403、408、409分配接收差动信号PERp0、PERn0、PERp1、PERn1。向端子405、406、411、412分配发送差动信号PETp0、PETn0、PETp1、PETn1。接收差动信号PERp0、PERn0、PERp1、PERn1和发送差动信号PETp0、PETn0、PETp1、PETn1是差动信号和差动数据信号的一个例子。端子402、403、405、406、408、409、411、412是差动信号端子和差动数据信号端子的一个例子。
如图1所示，被分配了接收差动信号PERp0、PERn0的端子402、403位于两个端子401、404之间。被分配了发送差动信号PETp0、PETn0的端子405、406位于两个端子404、407之间。
另外，如图1所示，被分配了接收差动信号PERp1、PERn1的端子408、409位于两个端子407、410之间。被分配了发送差动信号PETp1、PETn1的端子411、412位于两个端子410、413之间。
在PCIe的编码中使用8b/10b、128b/130b等方式。另外，PCIe3.0的情况下的最大传输速度是每通道(lane)2G字节/秒(上行下行的总和)。在PCIe中，由一组发送差动信号PETp0、PETn0和接收差动信号PERp0、PERn0可以构成一个通道。另外，在PCIe中，由一组发送差动信号PETp1、PETn1和接收差动信号PERp1、PERn1还可以构成一个通道。通过向形成第一行R1的多个端子400分配两个通道，能够增大PCIe的通道数量，能够提升数据传输速度。
在PCIe中，能够在初始化时识别多个通道构成并通过多个通道来传输一个数据。此外，在主机设备不与多个通道对应的情况下，存储卡10能够以单通道模式进行动作。
用于PCIe下的通信的控制的控制信号向第二行R2的多个端子414～426(400)分配。在第二行R2中，向端子414、417分配GND，向端子415、416分配参考差动时钟信号REFCLKp、REFCLKn，向端子418、419分配第二电源电力PWR2(电源轨：power rail)，向端子420分配复位信号PERST#，向端子421分配第一电源电力PWR1(电源轨)，向端子422分配电源管理控制信号CLKREQ#，向端子423、426分配控制信号CNTA、CNTB，向端子424、425分配第三电源电力PWR3(电源轨)。
参考差动时钟信号REFCLKp、REFCLKn构成差动时钟信号。通过从主机设备向端子415、416传送频率为MHz频带的时钟信号，能够使存储卡10与安装有该存储卡10的主机设备的同步变得容易。在此，端子415、416用于传送的时钟信号的频率被设定得比端子402、403、405、406、408、409、411、412用于传送的差动数据信号的频率低并且被设定为接近正弦波的波形。由此，可以抑制EMI的产生。
端子415、416、420、422、423、426是信号端子的一个例子。端子415、416是差动信号端子和差动时钟信号端子的一个例子。端子420、422、423、426是单端信号端子的一个例子。端子420、422是边带(Sideband)信号端子的一个例子。端子418、419、421、424、425是电源端子的一个例子。端子418、419是第二电源端子的一个例子。421是第一电源端子的一个例子。端子424、425是第三电源端子的一个例子。通过像这样设置多个端子400作为电源端子，电流分散，向平均每一个端子流动的电流变小，能够减小因从电源电路到电源端子之间存在的电阻成分引起的下降电压。
主机设备是例如个人计算机之类的信息处理装置、便携电话机、数码相机、拍摄装置、平板计算机、智能电话机之类的便携终端、游戏设备、车辆导航***之类的车载终端、或其他装置。主机设备也可以被称为电子设备。
存储卡10通过将接收到的参考差动时钟利用PLL振荡电路进行倍增而生成位时钟。数据与位时钟同步地从发送差动信号PETp0、PETn0、PETp1、PETn1输出。从接收差动信号PERp0、PERn0、PERp1、PERn1读入的数据与位时钟同步地整合为一个数据。也就是说能够通过从代码生成的接收时钟使暂时接收到的数据与参考差动时钟再次同步。
复位信号PERST#能够用于使主机设备复位用于PCIe下的通信的总线。通过PCIe的复位解除的定时规定来规定PCIe差动通道的初始化开始定时。该复位信号PERST#能够在发生错误时等主机设备进行存储卡10的重新初始化时使用。
电源管理控制信号CLKREQ#能够作为用于从省电模式恢复的时钟使用。在省电模式下，通过使得用于数据传输的高频率位时钟停止，能够减少消耗电力。
控制信号CNTA、CNTB可以用于控制各种功能。例如为了能够像后述那样判别在PCIe的初始化中是需要第三电源电力PWR3、还是需要第二电源电力PWR2、亦或是仅通过第一电源电力PWR1便能够动作，能够使用控制信号CNTB。
复位信号PERST#、电源管理控制信号CLKREQ#以及控制信号CNTA、CNTB是单端信号。另外，复位信号PERST#和电源管理控制信号CLKREQ#是PCIe的边带信号。
存储卡10支持PCIe下的通信，从而能够使用PCIe的标准性物理层。由此，能够实现用于提高存储卡10的数据的传输速度的设计的容易化和开发成本的降低。
进而，存储卡10支持PCIe下的通信，从而能够在PCIe的数据链路层采用NVMe(nonvolatile memory express)。由此，能够减少数据传输时的开销，能够提升数据传输效率。
主机设备能够向端子421供给第一电源电力PWR1。在本实施方式中，第一电源电力PWR1被设定为3.3V。电源电力标记表示中央值，允许一定程度的电压变动幅度。第一电源电力PWR1例如可以设定在2.5V以上且3.3V以下的范围内，但并不限定于该例子。
主机设备能够向端子418、419供给作为第二电源的第二电源电力PWR2。第二电源电力PWR2是第二电源电力的一个例子。在本实施方式中，第二电源电力PWR2被设定为1.8V。即，第二电源电力PWR2为第一电源电力PWR1以下。第二电源电力PWR2例如可以设定在1.2V以上且1.8V以下的范围内，但并不限定于该例子。
主机设备能够向端子424、425供给作为第三电源的第三电源电力PWR3。第三电源电力PWR3是第一电源电力的一个例子。在本实施方式中，第三电源电力PWR3被设定为1.2V。即，第三电源电力PWR3为第二电源电力PWR2以下。第三电源电力PWR3并不限定于该例子。
图4是从第二面22侧观察外壳11内的导体的一部分而得到的俯视图。此外，为了便于理解，在图4中未图示基板12和外壳11的绝缘层(绝缘体)。在导体中包括配线50和接地层60。
如上所述，端子401、404、407是接地端子的一个例子，端子402、403、405、406是信号端子的一个例子。如图4所示，端子401、404、407分别经由作为配线50的一个例子的配线51而与接地层60电连接，端子402、403、405、406分别经由作为配线50的一个例子的配线52而与卡控制器14(参照图1)电连接。配线51是接地配线的一个例子，配线52是信号配线的一个例子。
端子400、配线50以及接地层60设置于基板12。如上所述，基板12大致沿第一方向(X方向)和第二方向(Y方向)延伸，并且与第三方向(Z方向)交叉(大致正交)。端子400和接地层60沿第一方向和第二方向延伸，与第三方向交叉(大致正交)。另外，配线51、52分别具有与第三方向交叉的(大致正交的)横区间51h、52h和沿第三方向延伸的纵区间51v、52v。
端子400、配线50以及接地层60能够在基板12的制造工序中构成。具体而言，例如，基板12是导体层与绝缘层层叠后的多层基板，端子400、接地层60以及配线51、52的横区间51h、52h可以构成为与第三方向交叉的导体层。另外，配线51、52的纵区间51v、52v既可以构成为在第三方向上延伸的堆叠过孔、交错过孔那样的盲过孔，也可以构成为设置于贯穿孔的内周的贯穿过孔。
端子400分别具有：具备沿第一方向(X方向、端子400的长边方向)的长边和沿第二方向(Y方向、端子400的短边方向)的短边的长方形的形状。各端子400具有第一方向前方(在图4中为上方)的端部400a和第一方向后方(在图4中为下方)的端部400b。端部400a是第一端部的一个例子，端部400b是第二端部的一个例子。
作为接地层60的一部分的延伸部61与两个接地端子例如端子401、404或端子404、407电连接，并在第一方向上延伸。另外，作为配线52的横区间52h的一部分的延伸部52h1与端子402、403、405、406中的各个电连接，并在第一方向上延伸。延伸部61是第一部位的一个例子。
图5是图4的V-V线处的存储卡10的剖面图。如图5所示，端子402、403(400)、延伸部61(接地层60)、延伸部52h1(横区间52h)在第三方向(Z方向)上彼此分离。此外，延伸部52h1是设置于基板12的第二面12b的导体层的一部分。在基板12的多个导体层之间设置有绝缘层12c。第二面12b位于基板12的与第一面12a相反的一侧。基板12的第一面12a和第二面12b与外壳11的第一面21和第二面22大致平行。第一面12a由绝缘层11a覆盖，第二面12b由绝缘层11b覆盖。
图6是示出端子401～404和与该端子401～404对应的配线51、52的一部分的俯视图。在图6中也未图示基板12和外壳11的绝缘层(绝缘体)。
端子401～404是设置于基板12的第一面12a的导体层中的、从设置于覆盖该第一面12a的构成外壳11的第一面21的绝缘层11a(参照图5)的开口21a(参照图1)露出了的部分。
端子401、404的第一方向(X方向)上的长度比端子402、403的第一方向上的长度长，端子401～404的端部400b在第二方向(Y方向)上排列。因此，端子401、404的端部400a位于从端子402、403的端部400a向第一方向的前方(在图6中为上方)离开的位置。
这样的端子401、404与端子402、403的长度的差异和端子401～404的配置，在***主机设备的插口的存储卡10构成为第一方向(X方向)成为相对于插口(主机设备)的***方向(安装方向)的情况下，是有益的。这是因为：在向插口***存储卡10时，作为接地端子的端子401、404比作为信号端子的端子402、403先与主机设备的接触部电接触，从而能够抑制在端子402、403乃至未图示的接口电路中电位上升这样的不良情况的发生。
从端子401、404的端部400a以沿第二方向彼此接近的方式延伸有配线51的延伸部51h1。延伸部51h1位于从端子402、403的端部400a向第一方向的前方离开的位置。另外，从端子402、403的端部400a向第一方向的前方突出有配线52的延伸部52h2。延伸部52h2从端子402、403的端部400a中的彼此面对的第二方向的端部突出。
从配线51的延伸部51h1以沿第三方向(Z方向)从基板12的第一面12a离开的方式突出有纵区间51v。另外，从配线52的延伸部52h2以沿第三方向从基板12的第一面12a离开的方式突出有纵区间52v。
图7是示出与端子401～404对应的配线51、52和接地层60的俯视图。在图7中也未图示基板12和外壳11的绝缘层(绝缘体)。
纵区间51v和纵区间52v在第二方向上隔开间隔地排列。第三方向上的纵区间52v的长度比第三方向上的纵区间51v的长度长。
在纵区间51v中的与延伸部51h1相反的一侧的端部51va、与接地层60的延伸部61的与端部400b相比离端部400a较近的端部61c之间，设置有与第三方向交叉的横区间51h的延伸部51h2。另外，在纵区间52v中的与延伸部52h2相反的一侧的端部52va、与延伸部52h1的与端部400b相比离端部400a较近的端部52a之间，设置有与第三方向交叉的延伸部52h3。
延伸部51h1、51h2是配线51的横区间51h的一部分，延伸部52h1、52h2(52h1a、52h1b)、52h3是配线52的横区间52h的一个例子。
在上述构成中，端子402、403与卡控制器14经由包括延伸部52h2、纵区间52v、延伸部52h3以及延伸部52h1的配线52而电连接。另外，端子401、404与包括延伸部61的接地层60经由包括延伸部51h1、纵区间51v以及延伸部51h2的配线51而电连接。
在本实施方式中，如图4所示，存储卡10已设置于主机设备的状态下的端子402、403、405、406的与主机设备的接触部接触的接触位置Pc，被设定为与端部400a(第一端部)相比、离端部400b(第二端部)较近。另外，如上所述，将端子402、403、405、406与卡控制器14电连接的配线52从端部400a(第一端部)延伸。在此，假设配线52从与端部400a相比离接触位置Pc较近的端部400b延伸的情况，此时，在端子400，在接触位置Pc与端部400a之间存在由具有开放端的导体形成的成为短截线(stub)结构的较大的区域(以下，将该区域称为短截线区域)，例如在特定的频率下发生谐振现象，容易发生信号的强度降低这样的信号的劣化。关于这一点，在本实施方式中，配线52从与端部400b相比离接触位置Pc较远的端部400a延伸。因此，根据本实施方式，例如，能够进一步减小端子400中的发生谐振现象这样的具有具备开放端的导体的结构的短截线区域，难以发生在特定的频率下信号的强度降低这样的信号的劣化。
图8是示出由端子402、403传送的信号的强度的频率特性的一个例子的图表。在该图表中，横轴是频率，纵轴是信号强度(对数)，虚线表示配线52仅从端部400b延伸的结构中的频率特性，实线表示配线从端部400a延伸的结构、即本实施方式的结构的频率特性。如图8的虚线所示，在配线52仅从端部400b延伸的情况下，在接触位置Pc与端部400a之间产生较大的短截线区域，所以在特定的频率下信号强度大幅度地下降。与此相对，如由图8的实线所示那样，根据本实施方式，不存在虚线的情况下的成为信号强度下降的原因那样的短截线区域，所以可获得更良好的频率特性。
上述那样的减少短截线区域的效果构成为如下即可：对于***主机设备的插口的存储卡10而言，第一方向(X方向)成为相对于插口(主机设备)的***方向(安装方向)。即，构成为将端子402、403与卡控制器14电连接的配线52从***方向的前方的端部400a延伸即可。此外，对于心形凸轮机构那样的具有单向引导件的推－推式的插口而言，在端子402、403中，在接触位置Pc与端部400b之间需要预定距离。心形凸轮机构包括例如与存储卡10连动的滑块、具有使该滑块无法返回的台阶的轨道、以及对滑块施力的复位弹簧。预定距离设定得比存储卡10的最大推入位置与保持位置(接触部处于接触位置Pc的位置)之间的第一方向上的距离稍长。
另外，对于通过向一个方向的推入(***)来安装存储卡10并通过向另一方向的拉拔(拔去)来取出存储卡10的推-拉式的插口而言，在端子402、403中，接触位置Pc与端部400b之间的预定距离能够设定得较小，例如，能够将接触位置Pc配置在端部400b或端部400b的附近。
另外，在本实施方式中，根据图5可知，配线52(信号配线)的延伸部52h1在第三方向(Z方向)上与多个端子400分离，并且如图4所示，从第三方向观察位于在第二方向上彼此相邻的多个端子402、403之间。因此，根据本实施方式，例如，相比于延伸部52h1在与任一端子400在第二方向或第三方向上重叠的位置处沿第一方向延伸的构成，能够将延伸部52h1与该端子400进一步分离地配置，所以通过延伸部52h1传送的信号难以劣化。
另外，在本实施方式中，根据图4可知，传送差动信号的端子402(第一信号端子)和端子403(第二信号端子)在第二方向(Y方向)上隔开间隙地相邻。并且，根据图7可知，与端子402电连接的延伸部52h1a(第一延伸部)和与端子403电连接的延伸部52h1b(第二延伸部)在第二方向上隔开间隙地相邻，并隔开该第二方向上的一定间隔的间隙地在第一方向上延伸。因此，根据本实施方式，例如，通过由彼此隔开间隙地相邻的端子402、403以及延伸部52h1a、52h1b来传送差动信号，因信号的传送产生的磁场减弱，噪声减小。此外，端子402是第一信号端子的一个例子，端子403是第二信号端子的一个例子，与端子402电连接的配线52是第一信号配线的一个例子，与端子403电连接的配线52是第二信号配线的一个例子，延伸部52h1a是第一延伸部的一个例子，延伸部52h1b是第二延伸部的一个例子。另外，延伸部52h1a、52h1b分别与接地层60的延伸部61一起构成微带线。
另外，在本实施方式中，根据图5可知，延伸部52h1a(第一延伸部)和延伸部52h1b(第二延伸部)在第三方向(Z方向)上与多个端子400分离，并且如图4所示，从第三方向观察位于在第二方向(Y方向)上彼此相邻的多个端子402、403之间。因此，根据本实施方式，相比于例如延伸部52h1a、52h1b在与端子402、403在第二方向或第三方向上重叠的位置处沿第一方向延伸的构成，能够将延伸部52h1a、52h1b与端子402、403彼此进一步分离地配置，所以通过延伸部52h1a、52h1b传送的差动信号难以劣化。另外，相比于配置在从第三方向观察与不同于端子402、403间的间隙的间隙(不同于端子402、403的端子400间的间隙)重叠的位置的情况，能够进一步缩短端子402与延伸部52h1a之间的导体的长度和端子403与延伸部52h1b之间的导体的长度，所以从这一点出发，通过延伸部52h1a、52h1b传送的差动信号也难以劣化。
另外，在本实施方式中，根据图4、5可知，从端子402到达延伸部52h1a的配线52(第一信号配线)与从端子403到达延伸部52h1b的配线52(第二信号配线)，关于通过端子402、403间的中央位置并沿第一方向(X方向)和第三方向(Z方向)的假想面Ps(基准面)面对称。因此，根据本实施方式，相比于这些配线52(第一信号配线和第二信号配线)不是面对称的情况，差动信号难以劣化。
另外，在本实施方式中，根据图5可知，接地层60的延伸部61介于端子402、403与延伸部52h1a、52h1b(52h1)之间。由此，相比于在端子402、403与延伸部52h1之间不介设延伸部61的情况，通过延伸部52h1传送的信号难以劣化。
另外，在本实施方式中，根据图4、5可知，延伸部61的第二方向(Y方向)上的端部61a、61b与端子402、403的在第二方向上彼此面对的端部402a、403a在第三方向(Z方向)上重叠。在延伸部61的第二方向上的宽度较窄而不与端部402a、403a重叠的情况下，基于延伸部61的抑制信号劣化的效果会降低。相反地，在延伸部61的宽度较宽而与端子402、403重叠的重叠范围进一步增大的情况下，由于延伸部61与端子402、403的寄生电容的增大而信号容易劣化。关于这一点，根据本实施方式，端部61a、61b与端子402、403的在第二方向上彼此面对的端部402a、403a在第三方向上重叠，所以能够避免产生延伸部61的宽度过窄、宽度过宽的情况那样的不良情况，能够获得更良好的信号特性。端部402a是第一边缘部的一个例子，端部403a是第二边缘部的一个例子。
在以上的本实施方式中，利用图4～图7的例子对与多个端子400对应的导体的结构进行了说明，但该导体的结构也可以应用于其他的多个端子400。即，图4所示的与多个端子401～407对应的导体的结构也可以应用于与多个端子407～413对应的导体。另外，图5～7所示的与多个端子401～404对应的导体和基板12的结构也可以应用于与多个端子404～407、多个端子407～410以及多个端子410～413对应的导体。
[第2实施方式]
图9是本实施方式的存储卡10A的俯视图。存储卡10A的尺寸、形状等规格可以对应于micro SD卡。
用于SD模式下的通信的信号向第一行R11的多个端子431～438(400)分配。在SD模式的通信中可以使用单端信号。在SD模式下，向端子433分配命令CMD，向端子434分配电源电力VDD，向端子435分配时钟CLK，向端子436分配接地电位VSS，向端子437、438、431、432分配数据DAT0～3。在SD模式下，可以执行遵照默认速度(DS)、高速(HS)或超高速-I(UHS-I)的通信。
用于PCIe下的通信的信号向第二行R21的多个端子439～448(400)分配。在PCIe的通信中可以使用差动信号。在PCIe中，向端子446、447分配接收差动信号RX0P、RX0N，向端子443、444分配发送差动信号TX0P、TX0N，向端子442、445、448分配接地电位(GND)。端子443和端子444、以及端子446和端子447，分别传送差动数据信号(差动信号)对。端子443、446是第一信号端子，端子444、447是第二信号端子。接收差动信号RX0P、RX0N以及发送差动信号TX0P、TX0N是差动信号和差动数据信号的一个例子。端子443、444、446、447是差动信号端子和差动数据信号端子的一个例子。
被分配了接收差动信号RX0P、RX0N的端子446、447位于被分配了接地电位的两个端子445、448之间。被分配了发送差动信号TX0P、TX0N的端子443、444位于被分配了接地电位的两个端子442、445之间。
进而，在第二行R21中，向端子439分配第三电源电力VDD3，向端子440分配第二电源电力VDD2，向端子441分配SWIO。SWIO可以用于近场通信(NFC)。
用于PCIe下的通信的控制的控制信号向第一行R11的多个端子431～438(400)分配。作为控制信号，使用参考差动时钟信号REFCLKp/n、复位信号PERST、电源管理控制信号CLKREQ以及唤醒信号PEWAKE。分配这些控制信号来替代第一行R11的命令CMD和数据DAT0～3。
参考差动时钟信号REFCLKp/n由两个信号构成差动时钟。主机设备能够通过发送时钟来使存储卡10A同步。
在本实施方式的存储卡10A中，对于端子442～448，也可以采用与第1实施方式同样的配线结构。
[第2实施方式的变形例]
图10是本变形例的存储卡10B的俯视图。存储卡10B的尺寸、形状的规格可以对应于micro SD卡。
存储卡10B除了具备与第2实施方式同样的第一行R11和第二行R21以外，还具备第三行R31和第四行R41。
第三行R31和第四行R41的端子400的配置形状并不限定于图10。另外，第三行R31和第四行R41的端子400的露出面积比第一行R11和第二行R21的端子400的露出面积小，但并不限定于此。
向第三行R31和第四行R41的多个端子400分配用于PCIe下的通信的信号。向第三行R31的多个端子400分配例如发送差动信号TX0P、TX0N、接收差动信号RX0P、RX0N。另外，向第四行R41的多个端子400分配发送差动信号TX1P、TX1N、接收差动信号RX1P、RX1N。
在本实施方式的存储卡10B中，也与上述第2实施方式同样地，对于端子442～448，可以采用与第1实施方式同样的配线结构。
以上，例示出本发明的实施方式，但上述实施方式是一个例子，并非意在限定发明的范围。实施方式可以以其他各种各样的方式实施，在不脱离发明的要旨的范围内可以进行各种省略、置换、组合、变更。实施方式包含于发明的范围、要旨中，并且包含于技术方案所记载的发明及与其等同的范围中。另外，实施方式的构成、形状可以部分地调换而实施。另外，各构成、形状等的规格(结构、种类、方向、形式、大小、长度、宽度、厚度、高度、角度、数量、配置、位置、材质等)可以适当地进行变更而实施。

Claims (7)

1.一种半导体存储装置，具备：
外壳，具有第一面、和位于该第一面的相反侧的第二面；
多个端子，在所述第一面露出且沿第一方向延伸，并且在与所述第一方向交叉的第二方向上隔开间隔地配置；
信号端子，是所述多个端子中的信号端子，具有所述第一方向上的第一端部、和第二端部，所述第二端部在所述第一方向上位于与所述第一端部相反的一侧、并且与所述第一端部相比离与主机设备的接触部接触的接触位置较近；
所述外壳内的控制器；
信号配线，在所述外壳内从所述第一端部延伸而将该第一端部与所述控制器电连接；以及
存储器，在所述外壳内与所述控制器电连接。
2.根据权利要求1所述的半导体存储装置，
所述信号配线具有延伸部，所述延伸部在与所述第一方向和所述第二方向交叉的第三方向上与所述多个端子分离，并且在从所述第三方向观察时成为彼此相邻的多个端子之间的位置处沿所述第一方向延伸。
3.根据权利要求2所述的半导体存储装置，
具备接地层，所述接地层包括第一部位，所述第一部位介于所述延伸部与所述信号端子之间且沿所述第一方向延伸。
4.根据权利要求1～3中任一项所述的半导体存储装置，具备：
作为所述信号端子的第一信号端子；
作为所述信号端子的第二信号端子，在所述第二方向上与所述第一信号端子隔开间隙地相邻且与所述第一信号端子一起传送差动信号；
作为所述信号配线的第一信号配线，将所述第一信号端子与所述控制器电连接；以及
作为所述信号配线的第二信号配线，将所述第二信号端子与所述控制器电连接。
5.根据权利要求4所述的半导体存储装置，
所述第一信号配线具有第一延伸部，所述第一延伸部在与所述第一方向和所述第二方向交叉的第三方向上与所述第一信号端子和所述第二信号端子分离，并且在从所述第三方向观察时成为所述第一信号端子与所述第二信号端子之间的位置处沿所述第一方向延伸，
所述第二信号配线具有第二延伸部，所述第二延伸部在所述第三方向上与所述第一信号端子和所述第二信号端子分离，并且在从所述第三方向观察时成为所述第一信号端子与所述第二信号端子之间的位置处沿所述第一方向与所述第一延伸部大致平行地延伸。
6.根据权利要求5所述的半导体存储装置，
具备接地层，所述接地层包括第一部位，所述第一部位介于所述第一延伸部与所述第一信号端子之间并且介于所述第二延伸部与所述第二信号端子之间、且沿所述第一方向延伸。
7.根据权利要求6所述的半导体存储装置，
所述第一部位与所述第一信号端子的第一边缘部和所述第二信号端子的第二边缘部在所述第三方向上重叠，所述第一信号端子的所述第一边缘部和所述第二信号端子的所述第二边缘部是隔着间隙地在所述第二方向上彼此面对的边缘部。
CN201910159689.5A 2018-06-25 2019-03-04 半导体存储装置 Active CN110633780B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018120095A JP2020003875A (ja) 2018-06-25 2018-06-25 半導体記憶装置
JP2018-120095 2018-06-25

Publications (2)

Publication Number Publication Date
CN110633780A CN110633780A (zh) 2019-12-31
CN110633780B true CN110633780B (zh) 2023-04-11

Family

ID=68968441

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910159689.5A Active CN110633780B (zh) 2018-06-25 2019-03-04 半导体存储装置

Country Status (4)

Country Link
US (1) US10714853B2 (zh)
JP (1) JP2020003875A (zh)
CN (1) CN110633780B (zh)
TW (1) TWI720416B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10999929B2 (en) * 2019-05-29 2021-05-04 Quanta Computer Inc. Expansion card interfaces for high-frequency signals and methods of making the same
US20210103791A1 (en) * 2019-10-02 2021-04-08 Samsung Electronics Co., Ltd. Card type solid state drive
KR20210089283A (ko) * 2020-01-07 2021-07-16 삼성전자주식회사 카드 타입의 ssd
JP7400537B2 (ja) * 2020-02-27 2023-12-19 セイコーエプソン株式会社 半導体装置
CN115176235A (zh) * 2020-02-28 2022-10-11 铠侠股份有限公司 半导体存储装置
KR20220006927A (ko) * 2020-07-09 2022-01-18 삼성전자주식회사 메모리 컨트롤러, 및 이를 포함하는 스토리지 장치, 및 메모리 시스템
JP2022147368A (ja) 2021-03-23 2022-10-06 キオクシア株式会社 メモリデバイス
US11683887B2 (en) * 2021-07-26 2023-06-20 Dell Products L.P. Add-in card connector edge finger optimization for high-speed signaling

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN205050836U (zh) * 2015-01-28 2016-02-24 株式会社东芝 电子机器
JP2017107530A (ja) * 2015-11-30 2017-06-15 株式会社東芝 半導体記憶装置及びアダプタ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7360713B2 (en) 2004-09-24 2008-04-22 Renesas Technology Corp. Semiconductor device
US20060289500A1 (en) * 2005-05-11 2006-12-28 Naohisa Okumura Semiconductor memory card comprising semiconductor memory chip
US8004071B2 (en) * 2007-12-27 2011-08-23 Kabushiki Kaisha Toshiba Semiconductor memory device
JP5193837B2 (ja) 2008-03-21 2013-05-08 株式会社東芝 半導体メモリカード
JP2009252036A (ja) 2008-04-08 2009-10-29 Panasonic Corp メモリカード
JP2010257394A (ja) 2009-04-28 2010-11-11 Panasonic Corp メモリカード
JP5242644B2 (ja) * 2010-08-31 2013-07-24 株式会社東芝 半導体記憶装置
JP2013025540A (ja) * 2011-07-20 2013-02-04 Toshiba Corp 半導体記憶装置
JP5597659B2 (ja) * 2012-02-29 2014-10-01 株式会社東芝 半導体メモリカード
US20140168914A1 (en) * 2012-12-13 2014-06-19 Kabushiki Kaisha Toshiba Semiconductor device
KR102284653B1 (ko) 2014-07-02 2021-08-03 삼성전자 주식회사 전자 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN205050836U (zh) * 2015-01-28 2016-02-24 株式会社东芝 电子机器
JP2017107530A (ja) * 2015-11-30 2017-06-15 株式会社東芝 半導体記憶装置及びアダプタ

Also Published As

Publication number Publication date
US10714853B2 (en) 2020-07-14
CN110633780A (zh) 2019-12-31
TW202001896A (zh) 2020-01-01
JP2020003875A (ja) 2020-01-09
US20190393633A1 (en) 2019-12-26
TWI720416B (zh) 2021-03-01

Similar Documents

Publication Publication Date Title
CN110633780B (zh) 半导体存储装置
US11977940B2 (en) Memory card with multiple modes, and host device corresponding to the memory card
KR102438889B1 (ko) 반도체 기억 장치
CN101232009B (zh) 用于集成电路模块的安装结构
US9991599B2 (en) Antenna device, electronic apparatus, and method of mounting antenna device
KR102535606B1 (ko) 메모리 카드 및 단말
US9627787B2 (en) DIMM connector region vias and routing
US8356998B2 (en) Portable information processing device
US7529098B2 (en) Electronic card formed of a printed circuit board
EP2852262A1 (en) Electronic device and lga module
US20220414414A1 (en) Semiconductor storage device
EP3057133A2 (en) Integrated circuit, electronic device and method for transmitting data in electronic device
KR101118236B1 (ko) 초고속 유에스비 프로토콜에 적합한 씨오비 타입 휴대용 메모리 장치
US10299381B2 (en) Electronic device and substrate
WO2022201566A1 (ja) メモリデバイス
TWI814685B (zh) 半導體記憶體裝置
US20150356333A1 (en) Non-Contact Type Information Processing Device
KR20040058417A (ko) 메모리 모듈용 인쇄회로기판 및 이를 장착하는 소켓

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo, Japan

Applicant before: TOSHIBA MEMORY Corp.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant