CN110610995A - 一种栅极功率mosfet抗单粒子烧毁器件半元胞结构 - Google Patents
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Abstract
本发明提出了一种栅极功率MOSFET抗单粒子烧毁器件半元胞结构，该结构通过在半导体功率器件的漏(阴)电极区域内制作一个带有N型局域掺杂区的N型缓冲层，可以显著降低半导体功率器件漂移区和衬底高低结处的电场峰值和碰撞电离程度。减少因碰撞电离所导致的雪崩倍增而产生的载流子数量，可大幅度降低作用于寄生双极晶体管的瞬态电流，使寄生双极晶体管难以导通，从而能够在不牺牲基本电学特性前提下提高器件的抗单粒子烧毁能力。
Description
技术领域
本发明涉及功率半导体器件抗辐射加固技术，具体涉及一种栅极功率MOSFET抗单粒子烧毁器件半元胞结构。
背景技术
功率半导体器件具有驱动电流大、击穿电压高、速度快、功耗低、输出功率大等优点，可实现不同范围内的功率控制和转换，广泛应用于卫星、航天器的电源管理，在空间应用领域具有巨大的开发潜力。功率半导体器件通常具有小尺寸及工作电压高的特点，其的工作稳定性容易受到空间自然辐射环境的影响，特别是单粒子烧毁(single eventburnout，SEB)效应的触发。SEB通常由重离子辐射引发，重离子沿着轨迹入射器件后因为漂移区和衬底高低结处的高电场峰值以及碰撞电离可以产生极高的电子-空穴对浓度，进而引起瞬态大电流。功率半导体器件内部一般具有寄生双极结型晶体管(bipolar junctiontransistor，BJT)结构，瞬态电流可使寄生BJT正向导通，寄生BJT和漂移区衬底高低结处碰撞电离的共同作用将最终导致器件内部电流急剧增大直至烧毁。因此，宇航用功率半导体器件必须具有抗SEB的能力。
自从SEB发现以来，许多SEB加固方法被广泛研究并提出。例如，在器件内部进行P+源区扩展、在N-漂移区和衬底之间引入缓冲层以及在漂移区引入少子寿命复合中心等方法，都可以有效地提高器件的抗SEB能力，但同时也牺牲了器件的基本电学特性。例如，P+源区扩展的方法容易引起沟道区载流子浓度的减小，可使器件的正向导通电流密度降低；缓冲层的引入在降低衬底结峰值电场的同时也伴随着正向导通电阻的增加；少子寿命复合中心的引入一定会引起器件反向泄漏电流密度的增加，这将导致功耗的增大，不满足宇航用半导体器件对低功耗的要求，且目前针对功率半导体器件的抗单粒子烧毁加固主要集中在平面栅结构上，对于槽栅功率半导体器件的抗单粒子加固的研究较少。
发明内容
本发明针对现有半导体功率器件SEB加固技术中的不足，提出了一种栅极功率MOSFET抗单粒子烧毁器件半元胞结构。
一种栅极功率MOSFET抗单粒子烧毁器件半元胞结构，其在传统栅极功率MOSFET器件半元胞结构的基础上，通过外延技术在N-buffer层区域外延一定厚度的N-buffer层，一定厚度的N-buffer层通过离子注入形成N+岛进而形成一个内部带有多个N+岛的N型buffer结构，多个N+岛设置在带有N+岛的N型buffer结构内的上沿并均匀分布；所述外延一定厚度的N-buffer层的浓度和厚度低于传统栅极功率MOSFET器件半元胞结构的N-buffer层浓度和厚度。
作为优选，所述的N+岛为三个。
作为优选，所述的外延一定厚度的N-buffer层的浓度为5*1016cm-3。
作为优选，所述的外延一定厚度的N-buffer层的厚度为1um。
本发明的优点在于：提出一种适用于功率器件抗单粒子烧毁的缓冲层结构，该结构通过在半导体功率器件的漏(阴)电极区域制作一个内部含有N岛区域的N型buffer结构，可以大大降低半导体功率器件漂移区和衬底高低结处的电场峰值和碰撞电离。减少因碰撞电离所导致的雪崩倍增而产生的载流子的数量，在相同正向电压作用下可大幅度降低作用于寄生BJT的瞬态电流，使寄生BJT难以导通，从而提高了器件的抗SEB性能。通过后续对不同半导体功率器件的仿真验证，引入N岛buffer结构器件的抗SEB性能得到了显著提高，可以在不牺牲基本电学特性前提下提高功率器件的抗SEB能力。
附图说明
图1是传统栅极功率MOSFET器件半元胞结构示意图。
图2是基于本发明设计的栅极功率MOSFET抗单粒子烧毁器件半元胞结构示意图。
图3-4是图2所示结构中N岛buffer结构的制作流程示意图。
图5是图1所示结构的SEB阈值电压曲线图。
图6是图2所示结构的SEB阈值电压曲线图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下结合附图对本发明进行具体阐述。
由于本发明的深沟槽电极结构适用于所有包含寄生BJT结构的功率半导体器件，下面采用仿真验证方式仅对图1和图2所示两种结构进行对比讨论：
①.选用1200V栅极功率MOSFET器件，元胞宽度为8.4μm，厚度为14.5μm；漂移区浓度为4.0×1015cm-3，栅氧化层厚度为0.05μm；
②.入射离子线性能量转移值(linear energy transfer,LET)为0.1pC/μm，入射轨迹在沟道边缘区域(垂直入射且贯穿整个器件)；入射离子产生的电荷密度为高斯分布：轨迹半径为0.05μm，电荷产生的初始时间为4×10-12s，高斯函数的宽度为2×10-12s。
③.N岛buffer2外延宽度为8.4um、外延厚度为1μm，掺杂浓度为5.0×1016cm-3(小于N-buffer1的掺杂浓度)之后通过离子注入在N型buffer内部制作若干N+岛区，纵向注入结深为0.5μm，横向注入宽度0.8μm，掺杂浓度为3.0×1017cm-3，最后在N型buffer内形成N+岛区。
如图1-2所示，图2与图1不同之处在于图2结构中引入了N岛buffer，其中N岛buffer结构制作流程如图3-4所示。
功率半导体器件衬底区(N buffer1层和N+衬底)制作完成后，在N-buffer1层区域外延一定厚度的N-buffer2层(如图3所示)。之后，再通过离子注入于N-buffer2层内部形成N+岛区(如图4所示)。最后形成N岛buffer结构(如图2所示)。
根据图5所示仿真结论，当入射离子LET值为0.1pC/μm时，图1结构的SEB安全工作电压值是450V，为击穿电压的37.5％。
根据图6所示仿真结论，当入射离子LET值为0.1pC/μm时，图2结构的SEB安全工作电压值可提高至660V，为击穿电压值的55％。正是由于图2结构引入了N岛buffer结构，大大降低半导体功率器件漂移区和衬底高低结处的电场峰值和碰撞电离。减少因碰撞电离所导致的雪崩倍增而产生的载流子的数量，在相同正向电压作用下可大幅度降低作用于寄生BJT的瞬态电流，使寄生BJT难以导通，从而使器件的SEB安全工作电压得到了显著提高。
显然，本领域的技术人员可以对本发明进行各种改动和变形而不脱离本发明的精神和范围。应注意到的是，以上所述仅为本发明的具体实施例，并不限制本发明，凡在本发明的精神和原则之内，所做的调制和优化，皆应属本发明权利要求的涵盖范围。
Claims (4)
1.一种栅极功率MOSFET抗单粒子烧毁器件半元胞结构，其特征在于：在传统栅极功率MOSFET器件半元胞结构的基础上，通过外延技术在N-buffer层区域外延一定厚度的N-buffer层，一定厚度的N-buffer层通过离子注入形成N+岛进而形成一个内部带有多个N+岛的N型buffer结构，多个N+岛设置在带有N+岛的N型buffer结构内的上沿并均匀分布；所述外延一定厚度的N-buffer层的浓度和厚度低于传统栅极功率MOSFET器件半元胞结构的N-buffer层浓度和厚度。
2.根据权利要求1所述的一种栅极功率MOSFET抗单粒子烧毁器件半元胞结构，其特征在于：所述的N+岛为三个。
3.根据权利要求1所述的一种栅极功率MOSFET抗单粒子烧毁器件半元胞结构，其特征在于：所述的外延一定厚度的N-buffer层的浓度为5*1016cm-3。
4.根据权利要求1所述的一种栅极功率MOSFET抗单粒子烧毁器件半元胞结构，其特征在于：所述的外延一定厚度的N-buffer层的厚度为1um。
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