CN110557121B - 一种基于fpga实现的多通道高速采样数据同步校准方法 - Google Patents

Abstract

本发明公开了一种基于FPGA实现的多通道高速采样数据同步校准方法，属于数字信号处理领域，本发明一种基于FPGA实现的多通道高速采样数据同步校准方法，是一种针对多通道高速采样所实施的通道间采样数据进行同步校准和实施的方法，其有效解决了多通道高速ADC采样后通道间的数据同步问题，本发明方法是在FPGA内部实现的，以FIFO进行采样缓存校准和具体同步过程实现的处理方法，实时响应、速率快、效率高，且不依赖于硬件平台，不对依赖现有硬件的采样时钟或ADC内核参数进行改变，不对现有硬件产生影响，而是在高速采样后端，在信号处理分析之前进行的同步校准。

Description

一种基于FPGA实现的多通道高速采样数据同步校准方法

技术领域

本发明属于数字信号处理领域，具体涉及一种基于FPGA实现的多通道高速采样数据同步校准方法。

背景技术

随着芯片集成设计技术和加工工艺的进步，目前GSPS以上高速采样的应用情况在大带宽信号分析中越来越普遍，而高速采样***由于采样率高，前端模拟部分、采样部分、后端信号处理部分的设计实现难度大，要求高，且实时数据量大，给信号的实时处理分析带来很大负担。而在实际的应用中，由于使用需要，多通道高速采样的情况也越来越普遍，在多通道高速采样应用中，除了以上高速带来的问题，还存在由于设计差异、加工差异、处理过程偏差等带来的多通道间的同步性问题，而对于多通道采样的使用情况，通道间的同步性能往往是整个采集***性能的关键环节，所以同步性能是多通道高速采样信号分析设计的难题。

目前，多通道采样同步实施在硬件实施方面由于设计布局、加工工艺等方面的限制，还没有办法保证多个通道间做到完全的一致性要求，通道间总会有偏差存在。而在软件实施方面，由于数据速率高、数据量大，只能通过大存储设备将数据进行部分存储，然后再进行后续的分析处理，无法满足实时性同步处理要求。

现有技术存在如下缺点：

由于设计加工工艺等方面的限制，多通道间的差异性在硬件实施方面目前已没有办法进行调整。在采样的操作过程中，目前有通过调节通路间采样时钟的相位关系来调节数据同步偏差的操作方法，但调节采样时钟的相位，只能对一个采样时钟周期进行调节，调节范围较窄，只能解决一些特定的情况。并且，采样时钟相位调节也会带来采样时钟间的不同步问题，同样在后续的通道信号分析处理中，显露由于时钟偏差而带来的通道间时钟域异步处理的问题。还有通过调节ADC内部通道延时设置来改善多通道间的同步性能的措施，但ADC内部通道延时设置的可调节容量同样比较窄，一般也在一个最大采样时钟周期左右，无法满足通道间偏差较大的情况。并且有些ADC内部没有通道延时调节功能，需要视ADC具体器件功能情况而使用。还有将采集的多通道高速采样数据先进行存储，然后再通过上位机软件进行后续分析的措施，这种方法不但会造成存储的硬件成本增加，同时也无法满足信号实时处理的要求，只能通过上位机软件后续进行通道间数据的同步处理再分析，也增加了软件方面的工作量。

发明内容

针对现有技术中存在的上述技术问题，本发明提出了一种基于FPGA实现的多通道高速采样数据同步校准方法，设计合理，克服了现有技术的不足，具有良好的效果。

为了实现上述目的，本发明采用如下技术方案：

一种基于FPGA实现的多通道高速采样数据同步校准方法，按照如下步骤进行：

步骤1：对于给定的n通道高速采集***，设各通道的高速ADC采样频率为f_s，校准测试信号频率为f_b，设各通道的FIFO缓存深度为m，通道信号电平判别基准值为V；在各通道的ADC及采样时钟均正常工作的情况下，给各通道输入同步校准测试信号，进行各通道数据采样，假设输入各通道的同步校准测试信号完全同步，则在FPGA的各通道存满一次FIFO数据后暂停接收ADC数据，然后进入步骤2；

步骤2：对n个通道缓存的、每个通道的m点次FIFO数据，依通道信号电平判别基准值V，进行信号上升沿的判别处理，得到每个通道信号上升沿t时刻处的数据样点位置，并计算确定各个通道中上升沿位置t时刻的数据样点在FIFO中缓存的实际样点长度L₁、L₂...L_n-1、L_n，然后进入步骤3；

步骤3：通过循环比较，确定L₁、L₂...L_n-1、L_n中的最小值和最大值，最小值记为L_mix，最大值记为L_max，然后进入步骤4；

步骤4：将L₁、L₂...L_n-1、L_n的长度依次缩减L_mix，形成新的各通道的FIFO缓存深度，记为L’₁、L’₂...L’_n-1、L’_n；然后进入步骤5；

步骤5：按照L’₁、L’₂...L’_n-1、L’_n的缓存深度，设计各通道的FIFO缓存长度，完成整个多通道高速采样数据的同步校准。

优选地，步骤1中所述的各通道FIFO缓存深度m需满足条件：

优选地，在步骤2中，具体按照如下步骤进行：

步骤2.1：设i为通道索引，令i＝1；设c为通道缓存数据索引；进入步骤2.2；

步骤2.2：获取i索引通道的m点次深度FIFO数据，令c＝1，进入步骤2.3；

步骤2.3：获取c索引的通道FIFO数据s_c，进入步骤2.4；

步骤2.4：判断通道FIFO数据s_c与通道信号电平判别基准值V的大小；

若：判断结果是s_c小于V，则令c加1，然后进入步骤2.5；

或判断结果是s_c大于或者等于V，则令L_i＝m-c，令i加1，然后进入步骤2.6；

步骤2.5：判断通道缓存数据索引c与FIFO缓存深度m的大小；

若：判断结果是c大于m，则令L_i＝0，令i加1，然后进入步骤2.6；

或判断结果是c小于或者等于m，则返回步骤2.3；

步骤2.6：判断通道索引i与通道数n的大小；

若：判断结果是i小于或者等于n，则返回步骤2.2；

或判断结果是i大于n，则整个求取L₁、L₂...L_n-1、L_n的过程结束。

优选地，在步骤3中，具体按照如下步骤进行：

步骤3.1：设j为L₁、L₂...L_n-1、L_n的索引，令j＝2，令L_mix＝L₁，L_max＝L₁，进入步骤3.2；

步骤3.2：获取j的索引数据L_j，然后进入步骤3.3；

步骤3.3：分别判断索引数据L_j与最小值L_mix、最大值L_max的大小；

若：判断结果是L_j小于或者等于L_mix，则令L_mix＝L_j；判断结果是L_j大于或者等于L_max，则令L_max＝L_j；然后令j加1，然后进入步骤3.4；

或判断结果是L_j大于L_mix或者L_j小于L_max，则令j加1，然后进入步骤3.4；

步骤3.4：判断j与通道数n的大小；

若：判断结果是j小于或者等于n，则返回步骤3.2；

或判断结果是j大于n，则求取过程完成。

优选地，步骤4中所述的L’₁、L’₂...L’_n-1、L’_n的值为相应的L₁、L₂...L_n-1、L_n的值减去L_mix后的值。

优选地，在采集***每次硬启动后，因需要填充FIFO来达到各通道同步调整的目的，FPGA里各通路FIFO输出的前L个数据是不同步的，需要舍弃，在延时L个数据后各通道FIFO缓存输出的数据达到一致同步性，再接收FIFO输出的数据，提供给后端处理。

优选地，L＝L_max-L_mix。

优选地，通道信号电平判别基准值V应小于校准测试信号的最大幅度，且大于校准测试信号的最小幅度。

优选地，校准测试信号频率f_b至少小于通道高速ADC采样频率f_s的十分之一。

本发明所带来的有益技术效果：

本发明一种基于FPGA实现的多通道高速采样数据同步校准方法，是一种针对多通道高速采样所实施的通道间采样数据进行同步校准和实施的方法，其有效解决了多通道高速ADC采样后通道间的数据同步问题，本发明方法是在FPGA内部实现的，以FIFO进行采样缓存校准和具体同步过程实现的处理方法，实时响应、速率快、效率高，且不依赖于硬件平台，不对依赖现有硬件的采样时钟或ADC内核参数进行改变，不对现有硬件产生影响，而是在高速采样后端，在信号处理分析之前进行的同步校准。

相对于其他通过大容量存储进行后续分析的方案，本发明方法有效的解决了多通道高速采集信号同步的实时性处理问题，同时还有效减少了存储的硬件成本，降低了后续软件工作量，具有降本提效的效果；相对于其他实施调节采样时钟或ADC参数的方案，本发明方法更加灵活精确，调节范围宽，且不会对现有硬件条件产生影响，不会由于本发明方法的实施给采样及后续处理环节带来连锁效应影响。

附图说明

图1为本发明方法的实现过程图。

图2为FPGA资源开销最小的实现过程图。

具体实施方式

下面结合附图以及具体实施方式对本发明作进一步详细说明：

本发明一种基于FPGA实现的多通道高速采样数据同步校准方法，专门针对多通道高速采集的通道间数据同步问题而设计，因FPGA作为目前常用ADC数据处理器件，高速ADC采集的数据大都需在FPGA中直接进行处理分析或存储传输，所以在FPGA中实现多通道采样数据的同步校准，使得通道间采样数据完全同步将给FPGA中后续信号处理带来很大益处。本发明方法单元，直接接收高速ADC采样输入到FPGA接口的高速数据，然后在FPGA中建立通道FIFO缓存，通过通道FIFO缓存深度来调节控制缓存输出接口数据的相对时间，从而实现多通道间采样数据的时间偏差调整，达到多通道采样数据的完全同步功能。

本发明方法的实现过程如图1所示，假设有n条高速采集通道在硬件设计方面已按照同步设计要求进行设计，并将采样数据输入到FPGA中进行信号分析处理，n条采样通道分别以ch₁、ch₂...ch_n-1、ch_n表示，每条采样通道的采样数据宽度都是一样的。在通道校准阶段，设通道FIFO缓存深度为m，如图1所示，s₁、s₂...s_m-1、s_m表示缓存到通道FIFO中的样点数据，标号表示按时间顺序依次缓存到通道FIFO缓存中，缓存数据遵循先进先出的规则。设采样频率为f_s，校准测试信号频率为f_b，假设缓存深度m满足

这里校准测试信号一般为给入的沿变化比较明显的脉冲信号或方波信号，在校准阶段每个通道使用FIFO的深度可确保能存储一个校准测试信号的采样数据周期。

在校准阶段，在各通道ADC及采样时钟均正常工作的情况下，给各通道输入同步校准测试信号进行各通道数据采样，校准测试信号频率为f_b，采样频率为f_s，且假设输入各通道的同步校准测试信号完全同步。当在FPGA中存满一次FIFO数据后，暂停接收ADC数据，便可在FPGA中对测试信号数据进行分析。对于给定的信号电平判别基准值V，对各通道数据进行与V值的比较判别，当采样数据值小于V时，可判定为信号采样在校准测试信号的低电平阶段，当信号采样数据值大于等于V时，则判定为信号采样在校准测试信号的高电平阶段，在采样数据由低电平变为高电平的地方，则为校准测试信号的信号上升沿变化时刻，记为t时刻。理论上在无通道偏差的情况下，各个通道的t时刻应该都保持在信号采样的一个样点时刻，但由于加工制造中的硬件偏差，使得各个通道在t时刻的数据样点不能够保持一致时刻，所以造成了多通道采样数据的不同步问题。

通过以上对各个通道数据的判别处理，可确定各个通道的校准信号上升沿位置t时刻在FPGA中各个FIFO中的实际位置，由此可确定各个通道中上升沿位置t时刻的数据样点在FIFO中缓存的实际样点长度，即记为L₁、L₂...L_n-1、L_n，也即反映出校准测试信号上升沿在各个通道中的实际时间位置偏差。

在确定了各个通道中上升沿位置t时刻的数据样点在FIFO中缓存的实际样点长度L₁、L₂...L_n-1、L_n后，为满足各通道数据的同步功能，将各通路FIFO的缓存深度重新设计为L₁、L₂...L_n-1、L_n，则在各通道信号采样后，经FIFO缓存输出的数据可保证其同步性要求。

为了减少FPGA资源消耗，可确定实际测试所得的L₁、L₂...L_n-1、L_n中哪条通道缓存深度最小，记为L_mix，哪条通道缓存深度最大，记为L_max。所有通道的缓存深度可相应的减少L_mix，即L₁-L_mix、L₂-L_mix...L_n-1-L_mix、L_n-L_mix，记为L’₁、L’₂...L’_n-1、L’_n。则可将通路FIFO的缓存深度重新设计为L’₁、L’₂...L’_n-1、L’_n，其中缓存最少的通道将不再使用FIFO，如图2所示，假设ch_n通道在t时刻判别后其L_n在通道中最小，则ch_n通道数据不再进行FIFO缓存，其也表征在各通道中，ch_n通道数据偏差最靠后。其他通路FIFO深度减少L_mix，在图2中，具体缓存的数据深度以粗框内部阴影标注的样点信息进行标识。在这种情况下，即可达到多通道高速采样数据同步的功能，同时对FPGA资源消耗可降到最低。

在具体使用过程中，本发明方法在既有硬件和采样频率不变的情况下，只需校准一次，便可在后续的处理中实施依校准所得的L’₁、L’₂...L’_n-1、L’_n通道FIFO深度体制达到多通道的数据同步使用性能，无需再进行校准操作。当通道硬件或采样基本参数进行调节后，可实施本发明方法再次进行校准，以修正更改偏差。

在采集***每次硬启动后，因需要填充FIFO来达到各通道同步调整的目的，FPGA里各通路FIFO输出的前L_max-L_mix个数据是不同步的，需要舍弃，在延时L_max-L_mix个数据后再接收FIFO输出数据提供给后端处理。

当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。

Claims (9)

1.一种基于FPGA实现的多通道高速采样数据同步校准方法，其特征在于：按照如下步骤进行：

步骤1：对于给定的n通道高速采集***，设各通道的高速ADC采样频率为f_s，校准测试信号频率为f_b，设各通道的FIFO缓存深度为m，通道信号电平判别基准值为V；在各通道的ADC及采样时钟均正常工作的情况下，给各通道输入同步校准测试信号，进行各通道数据采样，假设输入各通道的同步校准测试信号完全同步，则在FPGA的各通道存满一次FIFO数据后暂停接收ADC数据，然后进入步骤2；

步骤2：对n个通道缓存的、每个通道的m点次FIFO数据，依通道信号电平判别基准值V，进行信号上升沿的判别处理，得到每个通道信号上升沿t时刻处的数据样点位置，并计算确定各个通道中上升沿位置t时刻的数据样点在FIFO中缓存的实际样点长度L₁、L₂...L_n-1、L_n，然后进入步骤3；

步骤3：通过循环比较，确定L₁、L₂...L_n-1、L_n中的最小值和最大值，最小值记为L_mix，最大值记为L_max，然后进入步骤4；

步骤4：将L₁、L₂...L_n-1、L_n的长度依次缩减L_mix，形成新的各通道的FIFO缓存深度，记为L’₁、L’₂...L’_n-1、L’_n；然后进入步骤5；

步骤5：按照L’₁、L’₂...L’_n-1、L’_n的缓存深度，设计各通道的FIFO缓存长度，完成整个多通道高速采样数据的同步校准。

2.根据权利要求1所述的基于FPGA实现的多通道高速采样数据同步校准方法，其特征在于：步骤1中所述的各通道FIFO缓存深度m需满足条件：

3.根据权利要求1所述的基于FPGA实现的多通道高速采样数据同步校准方法，其特征在于：在步骤2中，具体按照如下步骤进行：

步骤2.1：设i为通道索引，令i＝1；设c为通道缓存数据索引；进入步骤2.2；

步骤2.2：获取i索引通道的m点次深度FIFO数据，令c＝1，进入步骤2.3；

步骤2.3：获取c索引的通道FIFO数据s_c，进入步骤2.4；

步骤2.4：判断通道FIFO数据s_c与通道信号电平判别基准值V的大小；

若：判断结果是s_c小于V，则令c加1，然后进入步骤2.5；

或判断结果是s_c大于或者等于V，则令L_i＝m-c，令i加1，然后进入步骤2.6；

步骤2.5：判断通道缓存数据索引c与FIFO缓存深度m的大小；

若：判断结果是c大于m，则令L_i＝0，令i加1，然后进入步骤2.6；

或判断结果是c小于或者等于m，则返回步骤2.3；

步骤2.6：判断通道索引i与通道数n的大小；

若：判断结果是i小于或者等于n，则返回步骤2.2；

或判断结果是i大于n，则整个求取L₁、L₂...L_n-1、L_n的过程结束。

4.根据权利要求1所述的基于FPGA实现的多通道高速采样数据同步校准方法，其特征在于：在步骤3中，具体按照如下步骤进行：

步骤3.1：设j为L₁、L₂...L_n-1、L_n的索引，令j＝2，令L_mix＝L₁，L_max＝L₁，进入步骤3.2；

步骤3.2：获取j的索引数据L_j，然后进入步骤3.3；

步骤3.3：分别判断索引数据L_j与最小值L_mix、最大值L_max的大小；

若：判断结果是L_j小于或者等于L_mix，则令L_mix＝L_j；判断结果是L_j大于或者等于L_max，则令L_max＝L_j；然后令j加1，然后进入步骤3.4；

或判断结果是L_j大于L_mix或者L_j小于L_max，则令j加1，然后进入步骤3.4；

步骤3.4：判断j与通道数n的大小；

若：判断结果是j小于或者等于n，则返回步骤3.2；

或判断结果是j大于n，则求取过程完成。

5.根据权利要求1所述的基于FPGA实现的多通道高速采样数据同步校准方法，其特征在于：步骤4中所述的L’₁、L’₂...L’_n-1、L’_n的值为相应的L₁、L₂...L_n-1、L_n的值减去L_mix后的值。

6.根据权利要求1所述的基于FPGA实现的多通道高速采样数据同步校准方法，其特征在于：在采集***每次硬启动后，因需要填充FIFO来达到各通道同步调整的目的，FPGA里各通路FIFO输出的前L个数据是不同步的，需要舍弃，在延时L个数据后各通道FIFO缓存输出的数据达到一致同步性，再接收FIFO输出的数据，提供给后端处理。

7.根据权利要求6所述的基于FPGA实现的多通道高速采样数据同步校准方法，其特征在于：L＝L_max-L_mix。

8.根据权利要求1所述的基于FPGA实现的多通道高速采样数据同步校准方法，其特征在于：通道信号电平判别基准值V应小于校准测试信号的最大幅度，且大于校准测试信号的最小幅度。

9.根据权利要求1所述的基于FPGA实现的多通道高速采样数据同步校准方法，其特征在于：校准测试信号频率f_b至少小于通道高速ADC采样频率f_s的十分之一。

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