CN110516637A - 阵列基板及其制作方法、显示装置 - Google Patents

阵列基板及其制作方法、显示装置 Download PDF

Info

Publication number
CN110516637A
CN110516637A CN201910817053.5A CN201910817053A CN110516637A CN 110516637 A CN110516637 A CN 110516637A CN 201910817053 A CN201910817053 A CN 201910817053A CN 110516637 A CN110516637 A CN 110516637A
Authority
CN
China
Prior art keywords
layer
underlay substrate
grid
silicon nitride
silicon oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910817053.5A
Other languages
English (en)
Other versions
CN110516637B (zh
Inventor
虞豪驰
卢峰
翟应腾
曾洋
张卿
苏晓越
姚绮君
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai AVIC Optoelectronics Co Ltd
Original Assignee
Shanghai AVIC Optoelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai AVIC Optoelectronics Co Ltd filed Critical Shanghai AVIC Optoelectronics Co Ltd
Priority to CN201910817053.5A priority Critical patent/CN110516637B/zh
Publication of CN110516637A publication Critical patent/CN110516637A/zh
Application granted granted Critical
Publication of CN110516637B publication Critical patent/CN110516637B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G06V40/13—Sensors therefor
    • G06V40/1318—Sensors therefor using electro-optical elements or layers, e.g. electroluminescent sensing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Multimedia (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Image Input (AREA)

Abstract

本发明实施例提供了一种阵列基板及其制作方法、显示装置，涉及显示技术领域，提高单位面积传感器驱动电路数量。阵列基板包括传感器驱动电路，包括：第一晶体管，包括第一有源层、与第一控制信号线连接的第一栅极、第一源极和第一漏极；第二晶体管，包括第二有源层、与第一漏极连接的第二栅极、第二源极和第二漏极；第三晶体管，包括第三有源层、与第二控制信号线连接的第三栅极、第三源极和第三漏极；第一控制信号线、第二控制信号线、第一栅极和第三栅极位于第一膜层，第一源极、第二源极、第二漏极、第三源极和第三漏极位于第二膜层，第一漏极与第二栅极位于第三膜层，第一膜层、第二膜层和第三膜层异层，第一漏极通过过孔连接第一有源层。

Description

阵列基板及其制作方法、显示装置
【技术领域】
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制作方法、显示装置。
【背景技术】
随着显示技术的不断发展，具有指纹识别功能的显示装置得到了越来越广泛的应用，该类显示装置通常包括一衬底基板，衬底基板上设置有用于进行指纹识别的传感器驱动电路。在现有技术中，单个传感器驱动电路占用较大空间，不利于进一步提高单位面积内传感器驱动电路的数量，进而对指纹识别的精度造成了限制。
【发明内容】
有鉴于此，本发明实施例提供了一种阵列基板及其制作方法、显示装置，能够减小传感器驱动电路占用的空间，提高单位面积内传感器驱动电路的数量，进而提高指纹识别精度。
一方面，本发明实施例提供了一种阵列基板，包括衬底基板，所述衬底基板上设有用于进行指纹识别的多个传感器驱动电路，所述传感器驱动电路包括：
第一晶体管，所述第一晶体管包括第一有源层、第一栅极、第一源极和第一漏极，其中，所述第一栅极与沿第一方向延伸的第一控制信号线电连接，所述第一源极与沿第二方向延伸的输入信号线电连接，所述第一方向与所述第二方向相交；
第二晶体管，所述第二晶体管包括第二有源层、第二栅极、第二源极和第二漏极，其中，所述第二栅极与所述第一漏极电连接，所述第二源极与所述输入信号线电连接；
第三晶体管，所述第三晶体管包括第三有源层、第三栅极、第三源极和第三漏极，所述第三栅极与沿所述第一方向延伸的第二控制信号线电连接，所述第三源极与所述第二漏极电连接，所述第三漏极与沿所述第二方向延伸的读取信号线电连接；
其中，所述第一控制信号线、所述第二控制信号线、所述第一栅极和所述第三栅极位于第一膜层，所述读取信号线、所述输入信号线、所述第一源极、所述第二源极、第二漏极、第三源极和第三漏极位于第二膜层，所述第一漏极与所述第二栅极位于第三膜层，所述第一膜层、所述第二膜层和所述第三膜层异层设置，且所述第一漏极通过过孔电连接至所述第一有源层。
另一方面，本发明实施例提供了一种阵列基板的制作方法，包括：
提供衬底基板；
在所述衬底基板上形成第一有源层、第二有源层和第三有源层、以及第一膜层、第二膜层和第三膜层；
其中，所述第一膜层包括沿第一方向延伸的第一控制信号线、沿所述第一方向延伸的第二控制信号线、第一栅极和第三栅极，所述第二膜层包括沿第二方向延伸的读取信号线、沿所述第二方向延伸的输入信号线、第一源极、第二源极、第二漏极、第三源极和第三漏极，所述第三膜层包括第一漏极和第二栅极，其中，所述第一漏极通过过孔电连接至所述第一有源层，所述第二方向与所述第一方向相交；
所述第一有源层、所述第一栅极、所述第一源极和所述第一漏极构成传感器驱动电路的第一晶体管，所述第二有源层、所述第二栅极、所述第二源极和所述第二漏极构成所述传感器驱动电路的第二晶体管，所述第三有源层、所述第三栅极、所述第三源极和所述第三漏极构成所述传感器驱动电路的第三晶体管。
再一方面，本发明实施例提供了一种显示装置，包括上述阵列基板。
上述技术方案中的一个技术方案具有如下有益效果：
在本发明实施例所提供的技术方案中，通过将第一晶体管的第一漏极和第二晶体管的第二栅极设于与第一膜层、第二膜层异层设置的第三膜层，一方面，第一漏极和第二栅极同层设置，因此，第一漏极和第二栅极仅需通过连通的方式实现电连接，无需再设置过孔，在第一漏极和第二栅极的连接点节点N处，仅存在第一漏极和第一有源层电连接的一个过孔，省去了第一漏极和第二栅极之间的过孔，从而降低了节点N所在区域内的过孔在第二方向上占用的空间；另一方面，第二栅极所在的第三膜层和第一控制信号线、第二控制信号线所在的第一膜层异层设置，也就是说，第二栅极和第一控制信号线、第二控制信号线异层设置，因此，第二栅极和第一控制信号线、第二控制信号线之间无需再设置为降低干扰所必须的间距，省去了间距在第二方向上占用的空间。可见，采用本发明实施例所提供的技术方案，通过减少第一漏极、第二栅极和第一有源层之间的过孔在第二方向上占用的空间，以及减小第二栅极和第一控制信号线、第二控制信号线之间的间距在第二方向上占用的空间，能够在很大程度上减小传感器驱动电路在第二方向上的宽度，减小单个传感器驱动电路所占用的空间，从而在单位面积内就能够增大传感器驱动电路的数量，有效提高指纹识别精度。
此外，晶体管的亚阈值摆幅是指栅极电压与漏极电流之间的波形曲线在亚阈值区的斜率，其中，在亚阈值区间内斜率很高的曲线表现形式不利于控制反映灰阶变化的控制电压，而在亚阈值区间内斜率较低的曲线表现形式利于控制反映灰阶变化的控制电压。基于此，在本发明实施例中，当第三膜层和第一膜层异层设置且第三膜层位于第一膜层背向衬底基板方向的一侧时，第二栅极与第二有源层之间的绝缘层的厚度大于第一栅极、第三栅极与第一有源层、第三有源层之间的绝缘层的厚度，根据电容公式可知，第二栅极的栅极电容小于第一栅极的栅极电容和第三栅极的栅极电容，由于亚阈值摆幅和栅极电容负相关，因此，第二晶体管的亚阈值摆幅较大，而第一晶体管和第三晶体管的亚阈值摆幅较小。由于第二晶体管为驱动晶体管，而第一晶体管和第三晶体管为开关晶体管，因此，令驱动晶体管的亚阈值摆幅较大，能够很好的定义灰阶，提高驱动晶体管的驱动能力，同时令开关晶体管的亚阈值摆幅较小，可以有效降低操作电压与增加电路操作速度。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明提供的一种传感器驱动电路的版图示意图；
图2为本发明提供的一种传感器驱动电路中栅极和源漏极的膜层示意图；
图3为本发明实施例所提供的阵列基板的结构示意图；
图4为本发明实施例所提供的传感器驱动电路的电路结构示意图；
图5为本发明实施例所提供的传感器驱动电路的版图示意图；
图6为本发明实施例所提供的第一漏极和第二栅极的膜层示意图；
图7为图4对应的时序图；
图8为本发明实施例所提供的传感器驱动电路的另一种版图示意图；
图9为本发明实施例所提供的阵列基板的截面膜层示意图；
图10为本发明实施例所提供的阵列基板的另一种截面膜层示意图；
图11为本发明实施例所提供的阵列基板的又一种截面膜层示意图；
图12为本发明实施例所提供的制作方法的流程图；
图13为本发明实施例所提供的第二晶体管中第二有源层的结构示意图；
图14为本发明实施例所提供的第二有源层、第一膜层和第三膜层的制作方法流程图；
图15为本发明实施例所提供的第二有源层、第一膜层和第三膜层的膜层制作示意图；
图16为本发明实施例所提供的第一绝缘层、第一膜层、第二绝缘层和第三膜层的制作方法流程图；
图17为本发明实施例所提供的第一绝缘层、第一膜层、第二绝缘层和第三膜层的另一种制作方法流程图；
图18为本发明实施例所提供的第一绝缘层、第一膜层、第二绝缘层和第三膜层的又一种制作方法流程图；
图19为本发明实施例所提供的第二晶体管中第二有源层的另一种结构示意图；
图20为本发明实施例所提供的第二有源层、第一膜层和第三膜层的另一种制作方法流程图；
图21为本发明实施例所提供的第一绝缘层、第一膜层、第二绝缘层和第三膜层的制作方法流程图；
图22为本发明实施例所提供的第一绝缘层、第一膜层、第二绝缘层和第三膜层的另一种制作方法流程图；
图23为本发明实施例所提供的第一绝缘层、第一膜层、第二绝缘层和第三膜层的又一种制作方法流程图；
图24为本发明实施例所提供的显示装置的结构示意图。
【具体实施方式】
为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。
应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
本发明人在研究过程中尝试设计的一种传感器驱动电路，如图1和图2所示，图1为本发明提供的一种传感器驱动电路的版图示意图，图2为本发明提供的一种传感器驱动电路中栅极和源漏极的膜层示意图，传感器驱动电路2包括第一晶体管T1、第二晶体管T2和第三晶体管T3，其中，第一晶体管T1、第二晶体管T2和第三晶体管T3的栅极位于同一层，源漏极位于同一层。基于目前的设置方式，一方面，第一晶体管T1的漏极d1需至少对应设置两个过孔，一个是漏极d1与所在第一晶体管T1的有源层a1电连接所需的过孔101，另一个是漏极d1与第二晶体管T2的栅极g2电连接所需的过孔102，两个过孔在行方向上错开排布，导致两个过孔在列方向上占用了较大空间；另一方面，为驱动传感器驱动电路2正常工作，阵列基板中还设置有多条信号传输线，如与第二晶体管T2的栅极g2同层设置的第一控制信号线C1和第二控制信号线C2，为避免栅极g2、第一控制信号线C1和第二控制信号线C2上传输的信号相互干扰，栅极g2与第一控制信号线C1、第二控制信号线C2之间需存在一定的间距，这部分间距也会在列方向上占用一定空间。因此，采用目前的设置方式，传感器驱动电路在列方向上占用空间较大，对指纹识别的精度造成了限制。
基于此，本发明人对传感器驱动电路做了进一步研究，本发明实施例提供了一种阵列基板，如图3～图6所示，图3为本发明实施例所提供的阵列基板的结构示意图，图4为本发明实施例所提供的传感器驱动电路的电路结构示意图，图5为本发明实施例所提供的传感器驱动电路的版图示意图，图6为本发明实施例所提供的第一漏极和第二栅极的膜层示意图，该阵列基板包括衬底基板1，衬底基板1上设有用于进行指纹识别的多个传感器驱动电路2，传感器驱动电路2包括第一晶体管T1、第二晶体管T2和第三晶体管T3，其中，第一晶体管T1包括第一有源层a1、第一栅极g1、第一源极s1和第一漏极d1，其中，第一栅极g1与沿第一方向延伸的第一控制信号线CL1电连接，第一源极s1与沿第二方向延伸的输入信号线Input Line电连接，第一方向与第二方向相交；第二晶体管T2包括第二有源层a2、第二栅极g2、第二源极s2和第二漏极d2，其中，第二栅极g2与第一漏极d1电连接，第二源极s2与输入信号线Input Line电连接；第三晶体管T3包括第三有源层a3、第三栅极g3、第三源极s3和第三漏极d3，第三栅极g3与沿第一方向延伸的第二控制信号线CL2电连接，第三源极s3与第二漏极d2电连接，第三漏极d3与沿第二方向延伸的读取信号线Output Line电连接。
其中，第一控制信号线CL1、第二控制信号线CL2、第一栅极g1和第三栅极g3位于第一膜层3，读取信号线Output Line、输入信号线Input Line、第一源极s1、第二源极s2、第二漏极d2、第三源极s3和第三漏极d3位于第二膜层4，第一漏极d1与第二栅极g2位于第三膜层5，第一膜层3、第二膜层4和第三膜层5异层设置，且第一漏极d1通过过孔6电连接至第一有源层a1。
在本发明实施例所提供的阵列基板中，通过将第一晶体管T1的第一漏极d1和第二晶体管T2的第二栅极g2设于与第一膜层3、第二膜层4异层设置的第三膜层5，一方面，第一漏极d1和第二栅极g2同层设置，因此，第一漏极d1和第二栅极g2仅需通过连通的方式实现电连接，无需再设置过孔，相较于本发明前述提供的传感器驱动电路，请再次参见图1和图2，本发明实施例在第一漏极d1和第二栅极g2的连接点节点N处，仅存在第一漏极d1和第一有源层a1电连接的一个过孔6，省去了第一漏极d1和第二栅极g2之间的过孔，从而降低了节点N所在区域内的过孔在第二方向上占用的空间；另一方面，第二栅极g2所在的第三膜层5和第一控制信号线CL1、第二控制信号线CL2所在的第一膜层3异层设置，也就是说，第二栅极g2和第一控制信号线CL1、第二控制信号线CL2异层设置，因此，第二栅极g2和第一控制信号线CL1、第二控制信号线CL2之间无需再设置为降低干扰所必须的间距，相较于本发明前述提供的传感器驱动电路，请再次参见图1，省去了第二晶体管的栅极g2与第一控制信号线CL1之间的间距△h1和第二晶体管的栅极g2与第二控制信号线CL2之间的间距△h2，从而省去了两个间距在第二方向上占用的空间。可见，采用本发明实施例所提供的阵列基板，通过减小第一漏极d1、第二栅极g2和第一有源层a1之间的过孔在第二方向上占用的空间，以及省去第二栅极g2和第一控制信号线CL1、第二控制信号线CL2之间的间距在第二方向上占用的空间，能够在很大程度上减小传感器驱动电路2在第二方向上的宽度H，减小单个传感器驱动电路2所占用的空间，从而在单位面积内就能够增大传感器驱动电路2的数量，有效提高指纹识别精度。
此外，还需要说明的是，晶体管的亚阈值摆幅是指栅极电压与漏极电流之间的波形曲线在亚阈值区的斜率，其中，在亚阈值区间内斜率很高的曲线表现形式不利于控制反映灰阶变化的控制电压，而在亚阈值区间内斜率较低的曲线表现形式利于控制反映灰阶变化的控制电压。基于此，在本发明实施例中，请再次参见图6，当第三膜层5和第一膜层3异层设置且第三膜层5位于第一膜层3背向衬底基板1方向的一侧时，第二栅极g2与第二有源层a2之间的绝缘层的厚度大于第一栅极g1、第三栅极g3与第一有源层a1、第三有源层a3之间的绝缘层的厚度，根据电容公式可知，第二栅极g2的栅极电容小于第一栅极g1的栅极电容和第三栅极g3的栅极电容，由于亚阈值摆幅和栅极电容负相关，因此，第二晶体管T2的亚阈值摆幅较大，而第一晶体管T1和第三晶体管T3的亚阈值摆幅较小。由于第二晶体管T2为驱动晶体管，而第一晶体管T1和第三晶体管T3为开关晶体管，因此，令驱动晶体管的亚阈值摆幅较大，能够很好的定义灰阶，提高驱动晶体管的驱动能力，同时令开关晶体管的亚阈值摆幅较小，可以有效降低操作电压与增加电路操作速度。
可选的，请再次参见图5，在垂直于阵列基板方向上，所述第三膜层5中位于第一漏极d1和第二栅极g2之间的连接走线在衬底基板1上的正投影与第一控制信号线CL1在衬底基板1上的正投影交叠。
结合图4，如图7所示，图7为图4对应的时序图，传感器驱动电路2的一个工作周期包括四个时段，在第一时段t1，第一控制信号线CL1提供高电平，驱动第一晶体管T1导通，输入信号线Input Line提供的初始信号对节点N的电压进行复位；在第二时段t2，第一控制信号线CL1提供低电平，驱动第一晶体管T1截止，第二控制信号线CL2提供高电平，驱动第三晶体管T3导通，输入信号线Input Line提供的初始信号经由导通的第二晶体管T2和第三晶体管T3传输至读取信号线Output Line；在第三时段t3，第一控制信号线CL1提供低电平，驱动第一晶体管T1截止，第二控制信号线CL2提供低电平，驱动第三晶体管T3截止，利用感光元件A感测光信号，并将感测到的光信号转换为光电流信号；在第四阶段t4，第一控制信号线CL1提供低电平，第一晶体管T1截止，第二控制信号线CL2提供高电平，驱动第三晶体管T3导通，用于检测到的光电流信号经由导通的第二晶体管T2和第三晶体管T3传输至读取信号线Output Line，以实现对指纹的识别。
可见，基于上述工作原理，在第二时段t2～第四时段t4，第一控制信号线CL1持续提供稳定的低电平，因此，即使第三膜层5中位于第一漏极d1和第二栅极g2之间的连接走线在衬底基板1上的正投影与第一控制信号线CL1在衬底基板1上的正投影交叠，第一控制信号线CL1上传输的信号为稳定的低电平信号，对节点N的信号的影响也很小，可以忽略不计，从而保证节点N电位的稳定性和可靠性。
可选的，请再次参见图5，在垂直于阵列基板方向上，第三膜层5中位于第一漏极d1和第二栅极g2之间的连接走线在衬底基板1上的正投影与第二控制信号线CL2在衬底基板1上的正投影不存在交叠。结合图7，在传感器驱动电路2的一个工作周期中，第二控制信号线CL2上传输的信号是不断变化的，因此，令第三膜层5中位于第一漏极d1和第二栅极g2之间的连接走线在衬底基板1上的正投影与第二控制信号线CL2在衬底基板1上的正投影不存在交叠，可以降低第二控制信号线CL2上传输的信号对节点N信号的影响，进一步提高节点N电位信号的稳定性和可靠性。
可选的，如图8所示，图8为本发明实施例所提供的传感器驱动电路的另一种版图示意图，第二控制信号线CL2在第二膜层4的正投影具有凹口7，凹口7位于第二控制信号线CL2在第二膜层4的正投影朝向第二栅极g2在第二膜层4的正投影的一侧，第二栅极g2在第二膜层4正投影的端部位于凹口7内。
首先，需要说明的是，在传感器驱动电路2的版图结构中，第二晶体管T2位于第一控制信号线CL1和第二控制信号线CL2之间，第三膜层5沿第二方向跨越第一控制信号线CL1，第三膜层5的一端(第一漏极d1)通过过孔6电连接至第一有源层a1，第三膜层5的另一端(第二栅极g2)在第二膜层4正投影靠近第二控制信号线CL2。通过在第二控制信号线CL2上设置一凹口7，并且令第二栅极g2在第二膜层4正投影的端部位于凹口7内，可以将第三膜层5的位置朝向第二控制信号线CL2移动，最大可移动与凹口7在第二方向上的宽度相同的距离，从而进一步减小了传感器驱动电路2在第二方向上的宽度H，进一步了提高单位面积内传感器驱动电路2的数量，优化指纹识别精度。
可选的，如图9所示，图9为本发明实施例所提供的阵列基板的截面膜层示意图，第三膜层5位于第一膜层3背向衬底基板1的一侧，第二膜层4位于第三膜层5背向衬底基板1的一侧，即，第三膜层5位于第一膜层3和第二膜层4之间，此时，第二栅极g2与第二有源层a2之间的绝缘层的厚度大于第一栅极g1、第三栅极g3与第一有源层a1、第三有源层a3之间的绝缘层的厚度，减小了第二栅极g2的栅极电容，提高了第二晶体管T2，也就是驱动晶体管的驱动能力。
进一步的，请再次参见图9，阵列基板还包括位于第一有源层a1、第二有源层a2、第三有源层a3与第一膜层3之间的第一绝缘层8，第一绝缘层8包括第一氧化硅层9和第一氮化硅层10，其中，第一氧化硅层9位于第一有源层a1、第二有源层a2和第三有源层a3背向衬底基板1的一侧，第一氮化硅层10位于第一氧化硅层9背向衬底基板1的一侧；第一氮化硅层10在衬底基板1上的正投影与第一栅极g1和第三栅极g3在衬底基板1上的正投影重合。
在制作形成第一晶体管T1的第一有源层a1和第三晶体管T3的第三有源层a3时，首先对多晶硅进行掺杂，在多晶硅层中形成沟道区，然后形成第一绝缘层8和第一膜层3，最后利用第一膜层3中的第一栅极g1和第三栅极g3对沟道区进行遮挡，通过对多晶硅进行进一步掺杂，在多晶硅层中形成位于沟道区两侧的欧姆接触区。由于氮化硅层较为致密，因而在形成第一氮化硅层10后对多晶硅进行进一步掺杂时，第一氮化硅层10就会对掺杂产生影响，影响掺杂浓度。因此，在本发明实施例中，通过对第一氮化硅层10进行图案化设计，使第一氮化硅层10在衬底基板1上的正投影与第一栅极g1和第三栅极g3在衬底基板1上的正投影重合，可以保证第一氮化硅层10仅覆盖沟道区，这样一来，在后续对多晶硅层进行进一步掺杂以形成欧姆接触区时，掺杂粒子无需透过第一氮化硅层10，避免了第一氮化硅层10对掺杂造成影响。
具体的，在形成第一膜层3后，可以采用对第一膜层3过刻的方式使第一氮化硅层10与第一栅极g1、第三栅极g3具有相同的图案，也就是说，在形成第一膜层3后，对除第一栅极g1和第三栅极g3所在区域的其他区域过量刻蚀，把其他区域的第一氮化硅层10一起刻蚀掉。
可选的，请再次参见图9，阵列基板还包括位于第一膜层3和第三膜层5之间的第二绝缘层11，第二绝缘层11包括第二氧化硅层12和第二氮化硅层13，其中，第二氧化硅层12位于第一膜层3背向衬底基板1的一侧，第二氮化硅层13位于第二氧化硅层12背向衬底基板1的一侧；第二氮化硅层13在衬底基板1上的正投影与第二栅极g2在衬底基板1上的正投影重合。
当第二绝缘层11包括第二氧化硅层12和第二氮化硅层13时，通过对第二氮化硅层13进行图案化设计，使第二氮化硅层13在衬底基板1上的正投影与第二栅极g2在衬底基板1上的正投影重合，从而保证第二氮化硅层13仅覆盖沟道区，这样一来，在后续对多晶硅层进行进一步掺杂以形成欧姆接触区时，掺杂粒子无需透过第二氮化硅层13，避免了第二氮化硅层13对掺杂造成影响。
具体的，在形成第三膜层5后，可以采用对第三膜层5过刻的方式使第二氮化硅层13与第二栅极g2具有相同的图案，也就是说，在形成第三膜层5后，对除第二栅极g2所在区域的其他区域过量刻蚀，把其他区域的第二氮化硅层13一起刻蚀掉。具体的制作方法将在阵列基板的制作方法的实施例中进行详细说明。
可选的，如图10所示，图10为本发明实施例所提供的阵列基板的另一种截面膜层示意图，阵列基板还包括第二绝缘层11，第二绝缘层11包括第二氧化硅层12，第二氧化硅层12位于第一膜层3背向衬底基板1的一侧。在该设置方式中，第二绝缘层11仅包括第二氧化硅层12，通过在第二绝缘层11中未设置氮化硅层的方式，避免了氮化硅层对掺杂造成影响，有效提高了欧姆接触区中掺杂粒子的浓度，保证了晶体管工作的可靠性。具体的制作方法将在阵列基板的制作方法的实施例中进行详细说明。
可选的，如图11所示，图11为本发明实施例所提供的阵列基板的又一种截面膜层示意图，阵列基板还包括第一绝缘层8和第二绝缘层11，其中，第一绝缘层8包括第一氧化硅层9和第一氮化硅层10，其中，第一氧化硅层9位于第一有源层a1、第二有源层a2和第三有源层a3背向衬底基板1的一侧，第一氮化硅层10位于第一氧化硅层9背向衬底基板1的一侧；第二绝缘层11包括第二氧化硅层12和第二氮化硅层13，其中，第二氧化硅层12位于第一膜层3背向衬底基板1的一侧，第二氮化硅层13位于第二氧化硅层12背向衬底基板1的一侧；其中，第一氮化硅层10和第二氮化硅层13在衬底基板1上的正投影为连续的。
基于该种设置方式，在制作形成第一晶体管T1的第一有源层a1、第二晶体管T2的第二有源层a2和第三晶体管T3的第三有源层a3时，在多晶硅层中形成沟道区之后，可以利用掩膜板对沟道区进行遮挡，然后再进行后续掺杂，以在多晶硅层中形成欧姆接触区。即，形成欧姆接触区所需的掺杂工艺流程处于形成第一膜层3和第三膜层5的工艺流程之前，在形成第一氮化硅层10和第二氮化硅层13之后，无需再对多晶硅进行掺杂，因此，第一氮化硅层10和第二氮化硅层13就不会对掺杂造成影响。基于此，通过将第一氮化硅层10和第二氮化硅层13设置为连续的，在避免第一氮化硅层10和第二氮化硅层13对掺杂造成影响的前提下，还能提高第一绝缘层8和第二绝缘层11的绝缘效果。具体的制作方法将在阵列基板的制作方法的实施例中进行详细说明。
本发明实施例还提供了一种阵列基板的制作方法，结合图3～图6，如图12所示，图12为本发明实施例所提供的制作方法的流程图，该制作方法包括：
步骤S1：提供衬底基板1。
步骤S2：在衬底基板1上形成第一有源层a1、第二有源层a2和第三有源层a3、以及第一膜层3、第二膜层4和第三膜层5；其中，第一膜层3包括沿第一方向延伸的第一控制信号线CL1、沿第一方向延伸的第二控制信号线CL2、第一栅极g1和第三栅极g3，第二膜层4包括沿第二方向延伸的读取信号线Output Line、沿第二方向延伸的输入信号线Input Line、第一源极s1、第二源极s2、第二漏极d2、第三源极s3和第三漏极d3，第三膜层5包括第一漏极d1和第二栅极g2，其中，第一漏极d1通过过孔6电连接至第一有源层a1，第二方向与第一方向相交；第一有源层a1、第一栅极g1、第一源极s1和第一漏极d1构成传感器驱动电路2的第一晶体管T1，第二有源层a2、第二栅极g2、第二源极s2和第二漏极d2构成传感器驱动电路2的第二晶体管T2，第三有源层a3、第三栅极g3、第三源极s3和第三漏极d3构成传感器驱动电路2的第三晶体管T3。
采用本发明实施例所提供的制作方法，通过将第一晶体管T1的第一漏极d1和第二晶体管T2的第二栅极g2设于与第一膜层3、第二膜层4异层设置的第三膜层5，一方面，由于第一漏极d1和第二栅极g2同层设置，因此，第一漏极d1和第二栅极g2仅需通过连通的方式实现电连接，无需再设置过孔6，省去了第一漏极d1和第二栅极g2之间的过孔6，从而降低了节点N所在区域内过孔6在第二方向上占用的空间；另一方面，第二栅极g2和第一控制信号线CL1、第二控制信号线CL2异层设置，因此，第二栅极g2和第一控制信号线CL1、第二控制信号线CL2之间无需再设置为降低信号干扰所必须的间距，省去了两个间距在第二方向上占用的空间。可见，采用本发明实施例所提供的制作方法，能够在很大程度上减小传感器驱动电路2在第二方向上的宽度，减小单个传感器驱动电路2所占用的空间，从而在单位面积内就能够增大传感器驱动电路2的数量，有效提高指纹识别精度。
可选的，第三膜层5位于第一膜层3背向衬底基板1的一侧，第二膜层4位于第三膜层5背向衬底基板1的一侧，即，第三膜层5位于第一膜层3和第二膜层4之间，此时，第二栅极g2与第二有源层a2之间的绝缘层的厚度较大，能够减小第二栅极g2的栅极电容，从而增大了第二晶体管T2(驱动晶体管)的驱动能力。
当第二晶体管T2为N型晶体管时，结合图13，图13为本发明实施例所提供的第二晶体管中第二有源层的结构示意图，如图14所示，图14为本发明实施例所提供的第二有源层、第一膜层和第三膜层的制作方法流程图，结合图15，图15为本发明实施例所提供的第二有源层、第一膜层和第三膜层的膜层制作示意图(需要说明的是，在图15中，是以第一晶体管T1和第三晶体管T3均为N型晶体管为例进行示意性说明的，并且，在图15中，将第一晶体管T1中第一有源层a1的沟道区标注为a11，第一欧姆接触区标注为a12，第二欧姆接触区标注为a13，将第三晶体管T3中第三有源层a3的沟道区标注为a31，第一欧姆接触区标注为a32，第二欧姆接触区标注为a33)，形成第二有源层a2、第一膜层3和第三膜层5的过程包括：
步骤H1：在衬底基板1上形成弱N掺杂的多晶硅层14。
步骤H2：对多晶硅层14进行弱P掺杂。具体的，可以在弱N掺杂的多晶硅层14中掺杂低浓度的硼离子(B)，以形成弱P掺杂的多晶硅层14。
步骤H3：对多晶硅层14进行强N掺杂，使多晶硅层14具有弱P掺杂的沟道区a21和强N掺杂的第一欧姆接触区a22。具体的，通过掩膜板15对沟道区a21进行遮挡，保证多晶硅层14具有弱P掺杂的沟道区a21，进而对多晶硅层14中掺杂高浓度的磷离子(P)，以形成强N掺杂的第一欧姆接触区a22。
步骤H4：形成第一绝缘层8、第一膜层3、第二绝缘层11和第三膜层5，以及对多晶硅层14进行弱N掺杂，使多晶硅层14具有弱N掺杂的第二欧姆接触区a23，以形成第二有源层a2。具体的，可通过对多晶硅层中掺杂低浓度的磷离子(P)的方式，在多晶硅层14中形成弱N掺杂的第二欧姆接触区a23。
可选的，结合图15，如图16所示，图16为本发明实施例所提供的第一绝缘层、第一膜层、第二绝缘层和第三膜层的制作方法流程图，步骤H4具体可包括：
步骤H41：在多晶硅层14背向衬底基板1的一侧形成第一氧化硅层9，在第一氧化硅层9背向衬底基板1的一侧形成第一氮化硅层10，第一氧化硅层9和第一氮化硅层10构成第一绝缘层8。
步骤H42：在第一氮化硅层10背向衬底基板1的一侧形成第一膜层3，其中，第一氮化硅层10在衬底基板1上的正投影与第一膜层3中的第一栅极g1和第三栅极g3在衬底基本上的正投影重合。具体的，在形成第一膜层3后，对第一膜层3中除第一栅极g1、第三栅极g3所在区域的其他区域进行过量刻蚀，把其他区域的第一氮化硅层10一起刻蚀掉，从而使第一氮化硅层10和第一栅极g1、第三栅极g3具有相同的图案。
由于氮化硅层较为致密，因此，通过令第一氮化硅层10在衬底基板1上的正投影与第一膜层3中的第一栅极g1和第三栅极g3在衬底基本上的正投影重合，可以保证第一氮化硅层10仅覆盖第一有源层a1和第三有源层a3的沟道区，在后续形成第一有源层a1和第三有源层a3的欧姆接触区时，掺杂粒子无需透过第一氮化硅层10，避免了第一氮化硅层10对掺杂造成影响，保证欧姆接触区的掺杂有效性。
步骤H43：在第一膜层3背向衬底基板1的一侧形成第二氧化硅层12，在第二氧化硅层12背向衬底基板1的一侧形成第二氮化硅层13，第二氧化硅层12和第二氮化硅层13构成第二绝缘层11。
步骤H44：在第二氮化硅层13背向衬底基板1的一侧形成第三膜层5，其中，第二氮化硅层13在衬底基板1上的正投影与第三膜层5中的第二栅极g2在衬底基板1上的正投影重合。具体的，在形成第三膜层5后，对第三膜层5中除第二栅极g2所在区域的其他区域进行过量刻蚀，把其他区域的第二氮化硅层13一起刻蚀掉，从而使第二氮化硅层13与第二栅极g2具有相同的图案。
步骤H45：对多晶硅层进行弱N掺杂。
结合步骤H44和步骤H45，在形成第二有源层a2的第二欧姆接触区时，通过先对第二氮化硅层13进行图案化设计，使第二氮化硅层13在衬底基板1上的正投影与第二栅极g2在衬底基板1上的正投影重合，然后再对多晶硅层进行弱N掺杂，掺杂粒子无需透过第二氮化硅层13，从而避免了第二氮化硅层13对掺杂造成影响，保证了第二欧姆接触区a22的掺杂有效性。
或者，如图17所示，图17为本发明实施例所提供的第一绝缘层、第一膜层、第二绝缘层和第三膜层的另一种制作方法流程图，步骤H4具体可包括：
步骤H41′：在多晶硅层背向衬底基板1的一侧形成第一氧化硅层9，在第一氧化硅层9背向衬底基板1的一侧形成第一氮化硅层10，第一氧化硅层9和第一氮化硅层10构成第一绝缘层8。
步骤H42′：在第一氮化硅层10背向衬底基板1的一侧形成第一膜层3，其中，第一氮化硅层10在衬底基板1上的正投影与第一膜层3中的第一栅极g1和第三栅极g3在衬底基板1上的正投影重合。具体的，在形成第一膜层3后，对第一膜层3中除第一栅极g1、第三栅极g3所在区域的其他区域进行过量刻蚀，把其他区域的第一氮化硅层10一起刻蚀掉，从而使第一氮化硅层10和第一栅极g1、第三栅极g3具有相同的图案。
步骤H43′：在第一膜层3背向衬底基板1的一侧形成第二氧化硅层12，第二氧化硅层12构成第二绝缘层11。
步骤H44′：在第二氧化硅层12背向衬底基板1的一侧形成第三膜层5。
步骤H45′：对多晶硅层进行弱N掺杂。
在该制作方法中，第二绝缘层11仅包括第二氧化硅层12，通过在第二绝缘层11中未设置氮化硅层的方式，避免了氮化硅层对掺杂造成影响，有效提高了欧姆接触区中掺杂粒子的浓度，保证了第二晶体管T2工作的可靠性。
或者，如图18所示，图18为本发明实施例所提供的第一绝缘层、第一膜层、第二绝缘层和第三膜层的又一种制作方法流程图，步骤H4具体可包括：
步骤H41″：利用第一掩膜板，对多晶硅层进行弱N掺杂。
步骤H42″：在多晶硅层背向衬底基板1的一侧形成第一氧化硅层9，在第一氧化硅层9背向衬底基板1的一侧形成第一氮化硅层10，第一氧化硅层9和第一氮化硅层10构成第一绝缘层8，其中，第一氮化硅层10在衬底基板1上的正投影是连续的。
步骤H43″：在第一氮化硅层10背向衬底基板1的一侧形成第一膜层3。
步骤H44″：在第一膜层3背向衬底基板1的一侧形成第二氧化硅层12，在第二氧化硅层12背向衬底基板1的一侧形成第二氮化硅层13，第二氧化硅层12和第二氮化硅层13构成第二绝缘层11，其中，第二氮化硅层13在衬底基板1上的正投影是连续的。
步骤H45″：在第二氧化硅层12背向衬底基板1的一侧形成第三膜层5。
基于该种制作方法，在制作第二晶体管T2的第二有源层a2时，形成弱N掺杂的第二欧姆接触区的工艺流程在形成第一绝缘层8的工艺流程之前，因此，在形成第一氮化硅层10和第二氮化硅层13之后，无需再对多晶硅进行掺杂，第一氮化硅层10和第二氮化硅层13也就不会对掺杂造成影响。基于此，通过将第一氮化硅层10和第二氮化硅层13设置为连续的，在避免第一氮化硅层10和第二氮化硅层13对掺杂造成影响的前提下，还能提高第一绝缘层8和第二绝缘层11的绝缘效果。
此外，需要说明的是，基于上述制作方法，在制作第一有源层a1和第三有源层a3时，在多晶硅层中形成欧姆接触区的工艺流程也是处于形成第一绝缘层8的工艺流程之前的。
可选的，当第二晶体管T2为P型晶体管时，结合图19，图19为本发明实施例所提供的第二晶体管中第二有源层的另一种结构示意图，如图20所示，图20为本发明实施例所提供的第二有源层、第一膜层和第三膜层的另一种制作方法流程图，形成第二有源层a2、第一膜层3和第三膜层5的过程包括：
步骤K1：在衬底基板1上形成弱N掺杂的多晶硅层。
步骤K2：形成第一绝缘层8、第一膜层3、第二绝缘层11和第三膜层5，以及对多晶硅层进行强P掺杂，使多晶硅层具有弱N掺杂的沟道区a21′和强P掺杂的欧姆接触区a22′，以形成第二有源层a2。具体的，可通过对多晶硅层中掺杂高浓度的的磷离子(P)的方式，在多晶硅层中形成强P掺杂的欧姆接触区a22′。
可选的，如图21所示，图21为本发明实施例所提供的第一绝缘层、第一膜层、第二绝缘层和第三膜层的制作方法流程图，步骤K2具体可包括：
步骤K21：在多晶硅层背向衬底基板1的一侧形成第一氧化硅层9，在第一氧化硅层9背向衬底基板1的一侧形成第一氮化硅层10，第一氧化硅层9和第一氮化硅层10构成第一绝缘层8。
步骤K22：在第一氮化硅层10背向衬底基板1的一侧形成第一膜层3，其中，第一氮化硅层10在衬底基板1上的正投影与第一膜层3中的第一栅极g1和第三栅极g3在衬底基板1上的正投影重合。具体的，在形成第一膜层3后，对第一膜层3中除第一栅极g1、第三栅极g3所在区域的其他区域进行过量刻蚀，把其他区域的第一氮化硅层10一起刻蚀掉，从而使第一氮化硅层10和第一栅极g1、第三栅极g3具有相同的图案。
由于氮化硅层较为致密，因此，通过令第一氮化硅层10在衬底基板1上的正投影与第一膜层3中的第一栅极g1和第三栅极g3在衬底基本上的正投影重合，可以保证第一氮化硅层10仅覆盖第一有源层a1和第三有源层a3的沟道区，在后续形成第一有源层a1和第三有源层a3的欧姆接触区时，掺杂粒子无需透过第一氮化硅层10，避免了第一氮化硅层10对掺杂造成影响，保证欧姆接触区的掺杂有效性。
步骤K23：在第一膜层3背向衬底基板1的一侧形成第二氧化硅层12，在第二氧化硅层12背向衬底基板1的一侧形成第二氮化硅层13，第二氧化硅层12和第二氮化硅层13构成第二绝缘层11。
步骤K24：在第二氧化硅层12背向衬底基板1的一侧形成第三膜层5，其中，第二氮化硅层13在衬底基板1上的正投影与第三膜层5中的第二栅极g2在衬底基板1上的正投影重合。具体的，在形成第三膜层5后，对第三膜层5中除第二栅极g2所在区域的其他区域进行过量刻蚀，把其他区域的第二氮化硅层13一起刻蚀掉，从而使第二氮化硅层13与第二栅极g2具有相同的图案。
步骤K25：对多晶硅层进行强P掺杂。
在上述制作方法中，在形成第二有源层a2的欧姆接触区时，通过先对第二氮化硅层13进行图案化设计，使第二氮化硅层13在衬底基板1上的正投影与第二栅极g2在衬底基板1上的正投影重合，然后再对多晶硅层进行强P掺杂，掺杂粒子无需透过第二氮化硅层13，从而避免了第二氮化硅层13对掺杂造成影响，保证了欧姆接触区的掺杂有效性。
或者，如图22所示，图22为本发明实施例所提供的第一绝缘层、第一膜层、第二绝缘层和第三膜层的另一种制作方法流程图，步骤K2具体可包括：
步骤K21′：在多晶硅层背向衬底基板1的一侧形成第一氧化硅层9，在第一氧化硅层9背向衬底基板1的一侧形成第一氮化硅层10，第一氧化硅层9和第一氮化硅层10构成第一绝缘层8。
步骤K22′：在第一氮化硅层10背向衬底基板1的一侧形成第一膜层3，其中，第一氮化硅层10在衬底基板1上的正投影与第一膜层3中的第一栅极g1和第三栅极g3在衬底基板1上的正投影重合。具体的，在形成第一膜层3后，对第一膜层3中除第一栅极g1、第三栅极g3所在区域的其他区域进行过量刻蚀，把其他区域的第一氮化硅层10一起刻蚀掉，从而使第一氮化硅层10和第一栅极g1、第三栅极g3具有相同的图案。
步骤K23′：在第一膜层3背向衬底基板1的一侧形成第二氧化硅层12，第二氧化硅层12构成第二绝缘层11。
步骤K24′：在第二氧化硅层12背向衬底基板1的一侧形成第三膜层5。
步骤K25′：对多晶硅层进行强P掺杂。
在该制作方法中，第二绝缘层11仅包括第二氧化硅层12，通过在第二绝缘层11中未设置氮化硅层的方式，避免了氮化硅层对掺杂造成影响，有效提高了欧姆接触区中掺杂粒子的浓度，保证了第二晶体管T2工作的可靠性。
或者，如图23所示，图23为本发明实施例所提供的第一绝缘层、第一膜层、第二绝缘层和第三膜层的又一种制作方法流程图，步骤K2具体可包括：
步骤K21″：利用第二掩膜板，对多晶硅层进行强P掺杂。
步骤K21″：在多晶硅层背向衬底基板1的一侧形成第一氧化硅层9，在第一氧化硅层9背向衬底基板1的一侧形成第一氮化硅层10，第一氮化硅层10在衬底基板1上的正投影为连续的，第一氧化硅层9和第一氮化硅层10构成第一绝缘层8。
步骤K23″：在第一氮化硅层10背向衬底基板1的一侧形成第一膜层3。
步骤K24″：在第一膜层3背向衬底基板1的一侧形成第二氧化硅层12，在第二氧化硅层12背向衬底基板1的一侧形成第二氮化硅层13，第二氮化硅层13在衬底基板1上的正投影为连续的，第二氧化硅层12和第二氮化硅层13构成第二绝缘层11。
步骤K25″：在第二氧化硅层12背向衬底基板1的一侧形成第三膜层5。
基于该种制作方法，在制作第二晶体管T2的第二有源层a2时，形成强P掺杂的欧姆接触区的工艺流程在形成第一绝缘层8的工艺流程之前，因此，在形成第一氮化硅层10和第二氮化硅层13之后，无需再对多晶硅进行掺杂，第一氮化硅层10和第二氮化硅层13也就不会对掺杂造成影响。基于此，通过将第一氮化硅层10和第二氮化硅层13设置为连续的，在避免第一氮化硅层10和第二氮化硅层13对掺杂造成影响的前提下，还能提高第一绝缘层8和第二绝缘层11的绝缘效果。
此外，需要说明的是，基于上述制作方法，在制作第一有源层a1和第三有源层a3时，在多晶硅层中形成欧姆接触区的工艺流程也是处于形成第一绝缘层8的工艺流程之前的。
需要说明的是，图17～图23对应的第二有源层、第一膜层和第三膜层的膜层制作示意图与图15类似，此处不再赘述。
本发明实施例还提供了一种显示装置，如图24所示，图24为本发明实施例所提供的显示装置的结构示意图，该显示装置包括上述阵列基板100和显示面板200，阵列基板100可外挂在显示面板200背向出光面的一侧。其中，阵列基板100的具体结构已经在上述实施例中进行了详细说明，此处不再赘述。当然，图24所示的显示装置仅仅为示意说明，该显示装置可以是例如手机、平板计算机、笔记本电脑、电纸书或电视机等任何具有显示功能的电子设备。
由于本发明实施例所提供的显示装置包括上述阵列基板100，因此，采用该显示装置，能够在很大程度上减小阵列基板100中单个传感器驱动电路2所占用的空间，从而在单位面积内就能够增大传感器驱动电路2的数量，有效提高显示装置的指纹识别精度。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种阵列基板，其特征在于，包括衬底基板，所述衬底基板上设有用于进行指纹识别的多个传感器驱动电路，所述传感器驱动电路包括：
第一晶体管，所述第一晶体管包括第一有源层、第一栅极、第一源极和第一漏极，其中，所述第一栅极与沿第一方向延伸的第一控制信号线电连接，所述第一源极与沿第二方向延伸的输入信号线电连接，所述第一方向与所述第二方向相交；
第二晶体管，所述第二晶体管包括第二有源层、第二栅极、第二源极和第二漏极，其中，所述第二栅极与所述第一漏极电连接，所述第二源极与所述输入信号线电连接；
第三晶体管，所述第三晶体管包括第三有源层、第三栅极、第三源极和第三漏极，所述第三栅极与沿所述第一方向延伸的第二控制信号线电连接，所述第三源极与所述第二漏极电连接，所述第三漏极与沿所述第二方向延伸的读取信号线电连接；
其中，所述第一控制信号线、所述第二控制信号线、所述第一栅极和所述第三栅极位于第一膜层，所述读取信号线、所述输入信号线、所述第一源极、所述第二源极、第二漏极、第三源极和第三漏极位于第二膜层，所述第一漏极与所述第二栅极位于第三膜层，所述第一膜层、所述第二膜层和所述第三膜层异层设置，且所述第一漏极通过过孔电连接至所述第一有源层。
2.根据权利要求1所述的阵列基板，其特征在于，在垂直于所述阵列基板方向上，所述第三膜层中位于所述第一漏极和所述第二栅极之间的连接走线在所述衬底基板上的正投影与所述第一控制信号线在所述衬底基板上的正投影交叠。
3.根据权利要求1所述的阵列基板，其特征在于，在垂直于所述阵列基板方向上，所述第三膜层中位于所述第一漏极和所述第二栅极之间的连接走线在所述衬底基板上的正投影与所述第二控制信号线在所述衬底基板上的正投影不存在交叠。
4.根据权利要求3所述的阵列基板，其特征在于，所述第二控制信号线在所述第二膜层的正投影具有凹口，所述凹口位于所述第二控制信号线在所述第二膜层的正投影朝向所述第二栅极在所述第二膜层的正投影的一侧，所述第二栅极在所述第二膜层正投影的端部位于所述凹口内。
5.根据权利要求1所述的阵列基板，其特征在于，所述第三膜层位于所述第一膜层背向所述衬底基板的一侧，所述第二膜层位于所述第三膜层背向所述衬底基板的一侧。
6.根据权利要求5所述的阵列基板，其特征在于，还包括：
第一绝缘层，所述第一绝缘层包括第一氧化硅层和第一氮化硅层，其中，所述第一氧化硅层位于所述第一有源层、所述第二有源层和所述第三有源层背向所述衬底基板的一侧，所述第一氮化硅层位于所述第一氧化硅层背向所述衬底基板的一侧；
所述第一氮化硅层在所述衬底基板上的正投影与所述第一栅极和所述第三栅极在所述衬底基板上的正投影重合。
7.根据权利要求6所述的阵列基板，其特征在于，还包括：
第二绝缘层，所述第二绝缘层包括第二氧化硅层和第二氮化硅层，其中，所述第二氧化硅层位于所述第一膜层背向所述衬底基板的一侧，所述第二氮化硅层位于所述第二氧化硅层背向所述衬底基板的一侧；
所述第二氮化硅层在所述衬底基板上的正投影与所述第二栅极在所述衬底基板上的正投影重合。
8.根据权利要求6所述的阵列基板，其特征在于，还包括：
第二绝缘层，所述第二绝缘层包括第二氧化硅层，所述第二氧化硅层位于所述第一膜层背向所述衬底基板的一侧。
9.根据权利要求5所述的阵列基板，其特征在于，还包括：
第一绝缘层，所述第一绝缘层包括第一氧化硅层和第一氮化硅层，其中，所述第一氧化硅层位于所述第一有源层、所述第二有源层和所述第三有源层背向所述衬底基板的一侧，所述第一氮化硅层位于所述第一氧化硅层背向所述衬底基板的一侧；
第二绝缘层，所述第二绝缘层包括第二氧化硅层和第二氮化硅层，其中，所述第二氧化硅层位于所述第一膜层背向所述衬底基板的一侧，所述第二氮化硅层位于所述第二氧化硅层背向所述衬底基板的一侧；
其中，所述第一氮化硅层和所述第二氮化硅层在所述衬底基板上的正投影为连续的。
10.一种阵列基板的制作方法，其特征在于，包括：
提供衬底基板；
在所述衬底基板上形成第一有源层、第二有源层和第三有源层、以及第一膜层、第二膜层和第三膜层；
其中，所述第一膜层包括沿第一方向延伸的第一控制信号线、沿所述第一方向延伸的第二控制信号线、第一栅极和第三栅极，所述第二膜层包括沿第二方向延伸的读取信号线、沿所述第二方向延伸的输入信号线、第一源极、第二源极、第二漏极、第三源极和第三漏极，所述第三膜层包括第一漏极和第二栅极，其中，所述第一漏极通过过孔电连接至所述第一有源层，所述第二方向与所述第一方向相交；
所述第一有源层、所述第一栅极、所述第一源极和所述第一漏极构成传感器驱动电路的第一晶体管，所述第二有源层、所述第二栅极、所述第二源极和所述第二漏极构成所述传感器驱动电路的第二晶体管，所述第三有源层、所述第三栅极、所述第三源极和所述第三漏极构成所述传感器驱动电路的第三晶体管。
11.根据权利要求10所述的制作方法，其特征在于，所述第三膜层位于所述第一膜层背向所述衬底基板的一侧，所述第二膜层位于所述第三膜层背向所述衬底基板的一侧。
12.根据权利要求11所述的制作方法，其特征在于，所述第二晶体管为N型晶体管；
形成第二有源层、第一膜层和第三膜层的过程包括：
在所述衬底基板上形成弱N掺杂的多晶硅层；
对所述多晶硅层进行弱P掺杂；
对所述多晶硅层进行强N掺杂，使所述多晶硅层具有弱P掺杂的沟道区和强N掺杂的第一欧姆接触区；
形成第一绝缘层、所述第一膜层、第二绝缘层和所述第三膜层，以及对所述多晶硅层进行弱N掺杂，使所述多晶硅层具有弱N掺杂的第二欧姆接触区，以形成所述第二有源层。
13.根据权利要求12所述的制作方法，其特征在于，所述形成第一绝缘层、所述第一膜层、第二绝缘层和所述第三膜层，以及对所述多晶硅层进行弱N掺杂包括：
在所述多晶硅层背向所述衬底基板的一侧形成第一氧化硅层，在所述第一氧化硅层背向所述衬底基板的一侧形成第一氮化硅层，所述第一氧化硅层和所述第一氮化硅层构成所述第一绝缘层；
在所述第一氮化硅层背向所述衬底基板的一侧形成所述第一膜层，其中，所述第一氮化硅层在所述衬底基板上的正投影与所述第一膜层中的所述第一栅极和所述第三栅极在所述衬底基本上的正投影重合；
在所述第一膜层背向所述衬底基板的一侧形成第二氧化硅层，在所述第二氧化硅层背向所述衬底基板的一侧形成第二氮化硅层，所述第二氧化硅层和所述第二氮化硅层构成所述第二绝缘层；
在所述第二氮化硅层背向所述衬底基板的一侧形成所述第三膜层，其中，所述第二氮化硅层在所述衬底基板上的正投影与所述第三膜层中的所述第二栅极在所述衬底基板上的正投影重合；
对所述多晶硅层进行弱N掺杂。
14.根据权利要求12所述的制作方法，其特征在于，所述形成第一绝缘层、所述第一膜层、第二绝缘层和所述第三膜层，以及对所述N型晶体管的所述多晶硅层进行弱N掺杂包括：
在所述多晶硅层背向所述衬底基板的一侧形成第一氧化硅层，在所述第一氧化硅层背向所述衬底基板的一侧形成第一氮化硅层，所述第一氧化硅层和所述第一氮化硅层构成所述第一绝缘层；
在所述第一氮化硅层背向所述衬底基板的一侧形成所述第一膜层，其中，所述第一氮化硅层在所述衬底基板上的正投影与所述第一膜层中的所述第一栅极和所述第三栅极在所述衬底基板上的正投影重合；
在所述第一膜层背向所述衬底基板的一侧形成第二氧化硅层，所述第二氧化硅层构成所述第二绝缘层；
在所述第二氧化硅层背向所述衬底基板的一侧形成所述第三膜层；
对所述多晶硅层进行弱N掺杂。
15.根据权利要求12所述的制作方法，其特征在于，所述形成第一绝缘层、所述第一膜层、第二绝缘层和所述第三膜层，以及对所述N型晶体管的所述多晶硅层进行弱N掺杂包括：
利用第一掩膜板，对所述多晶硅层进行弱N掺杂；
在所述多晶硅层背向所述衬底基板的一侧形成第一氧化硅层，在所述第一氧化硅层背向所述衬底基板的一侧形成第一氮化硅层，所述第一氧化硅层和所述第一氮化硅层构成所述第一绝缘层，其中，所述第一氮化硅层在所述衬底基板上的正投影是连续的；
在所述第一氮化硅层背向所述衬底基板的一侧形成所述第一膜层；
在所述第一膜层背向所述衬底基板的一侧形成第二氧化硅层，在所述第二氧化硅层背向所述衬底基板的一侧形成第二氮化硅层，所述第二氧化硅层和所述第二氮化硅层构成所述第二绝缘层，其中，所述第二氮化硅层在所述衬底基板上的正投影是连续的；
在所述第二氧化硅层背向所述衬底基板的一侧形成所述第三膜层。
16.根据权利要求11所述的制作方法，其特征在于，所述第二晶体管为P型晶体管；
形成第二有源层、第一膜层和第三膜层的过程包括：
在所述衬底基板上形成弱N掺杂的多晶硅层；
形成第一绝缘层、所述第一膜层、第二绝缘层和所述第三膜层，以及对所述多晶硅层进行强P掺杂，使所述多晶硅层具有弱N掺杂的沟道区和强P掺杂的欧姆接触区，以形成所述第二有源层。
17.根据权利要求16所述的制作方法，其特征在于，所述形成第一绝缘层、所述第一膜层、第二绝缘层和所述第三膜层，以及对所述多晶硅层进行强P掺杂包括：
在所述多晶硅层背向所述衬底基板的一侧形成第一氧化硅层，在所述第一氧化硅层背向所述衬底基板的一侧形成第一氮化硅层，所述第一氧化硅层和所述第一氮化硅层构成所述第一绝缘层；
在所述第一氮化硅层背向所述衬底基板的一侧形成所述第一膜层，其中，所述第一氮化硅层在所述衬底基板上的正投影与所述第一膜层中的所述第一栅极和所述第三栅极在所述衬底基板上的正投影重合；
在所述第一膜层背向所述衬底基板的一侧形成第二氧化硅层，在所述第二氧化硅层背向所述衬底基板的一侧形成第二氮化硅层，所述第二氧化硅层和所述第二氮化硅层构成所述第二绝缘层；
在所述第二氧化硅层背向所述衬底基板的一侧形成所述第三膜层，其中，所述第二氮化硅层在所述衬底基板上的正投影与所述第三膜层中的所述第二栅极在所述衬底基板上的正投影重合；
对所述多晶硅层进行强P掺杂。
18.根据权利要求16所述的制作方法，其特征在于，所述形成第一绝缘层、所述第一膜层、第二绝缘层和所述第三膜层，以及对所述多晶硅层进行强P掺杂包括：
在所述多晶硅层背向所述衬底基板的一侧形成第一氧化硅层，在所述第一氧化硅层背向所述衬底基板的一侧形成第一氮化硅层，所述第一氧化硅层和所述第一氮化硅层构成所述第一绝缘层；
在所述第一氮化硅层背向所述衬底基板的一侧形成所述第一膜层，其中，所述第一氮化硅层在所述衬底基板上的正投影与所述第一膜层中的所述第一栅极和所述第三栅极在所述衬底基板上的正投影重合；
在所述第一膜层背向所述衬底基板的一侧形成第二氧化硅层，所述第二氧化硅层构成所述第二绝缘层；
在所述第二氧化硅层背向所述衬底基板的一侧形成所述第三膜层；
对所述多晶硅层进行强P掺杂。
19.根据权利要求16所述的制作方法，其特征在于，所述形成第一绝缘层、所述第一膜层、第二绝缘层和所述第三膜层，以及对所述多晶硅层进行强P掺杂包括：
利用第二掩膜板，对所述多晶硅层进行强P掺杂；
在所述多晶硅层背向所述衬底基板的一侧形成第一氧化硅层，在所述第一氧化硅层背向所述衬底基板的一侧形成第一氮化硅层，所述第一氮化硅层在所述衬底基板上的正投影为连续的，所述第一氧化硅层和所述第一氮化硅层构成所述第一绝缘层；
在所述第一氮化硅层背向所述衬底基板的一侧形成所述第一膜层；
在所述第一膜层背向所述衬底基板的一侧形成第二氧化硅层，在所述第二氧化硅层背向所述衬底基板的一侧形成第二氮化硅层，所述第二氮化硅层在所述衬底基板上的正投影为连续的，所述第二氧化硅层和所述第二氮化硅层构成所述第二绝缘层；
在所述第二氧化硅层背向所述衬底基板的一侧形成所述第三膜层。
20.一种显示装置，其特征在于，包括如权利要求1～9任一项所述的阵列基板。
CN201910817053.5A 2019-08-30 2019-08-30 阵列基板及其制作方法、显示装置 Active CN110516637B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910817053.5A CN110516637B (zh) 2019-08-30 2019-08-30 阵列基板及其制作方法、显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910817053.5A CN110516637B (zh) 2019-08-30 2019-08-30 阵列基板及其制作方法、显示装置

Publications (2)

Publication Number Publication Date
CN110516637A true CN110516637A (zh) 2019-11-29
CN110516637B CN110516637B (zh) 2021-11-26

Family

ID=68630031

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910817053.5A Active CN110516637B (zh) 2019-08-30 2019-08-30 阵列基板及其制作方法、显示装置

Country Status (1)

Country Link
CN (1) CN110516637B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111028811A (zh) * 2019-12-25 2020-04-17 厦门天马微电子有限公司 一种显示面板及显示装置
CN112289194A (zh) * 2020-10-30 2021-01-29 合肥维信诺科技有限公司 显示面板和显示装置
WO2022151082A1 (zh) * 2021-01-13 2022-07-21 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
WO2024036895A1 (zh) * 2022-08-19 2024-02-22 深圳市华星光电半导体显示技术有限公司 显示面板和电子终端

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1182887A (zh) * 1996-10-18 1998-05-27 佳能株式会社 有源矩阵衬底、使用此衬底的液晶装置及其显示装置
JP2004233257A (ja) * 2003-01-31 2004-08-19 Seiko Epson Corp 指紋読取センサ
US20090045404A1 (en) * 2007-08-14 2009-02-19 Hitachi Displays, Ltd. Semiconductor device and display device
CN106876330A (zh) * 2017-02-28 2017-06-20 上海中航光电子有限公司 一种阵列基板及其制备方法、显示面板及显示装置
CN106935598A (zh) * 2017-04-05 2017-07-07 上海中航光电子有限公司 阵列基板及其制造方法、触控面板和触控装置
CN106950772A (zh) * 2017-04-01 2017-07-14 厦门天马微电子有限公司 阵列基板、显示面板和显示装置
CN108550553A (zh) * 2018-06-06 2018-09-18 京东方科技集团股份有限公司 一种薄膜晶体管及制作方法、显示装置
CN108597374A (zh) * 2018-04-20 2018-09-28 上海天马有机发光显示技术有限公司 一种显示面板和显示装置
CN110085605A (zh) * 2018-11-12 2019-08-02 友达光电股份有限公司 显示装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1182887A (zh) * 1996-10-18 1998-05-27 佳能株式会社 有源矩阵衬底、使用此衬底的液晶装置及其显示装置
JP2004233257A (ja) * 2003-01-31 2004-08-19 Seiko Epson Corp 指紋読取センサ
US20090045404A1 (en) * 2007-08-14 2009-02-19 Hitachi Displays, Ltd. Semiconductor device and display device
CN106876330A (zh) * 2017-02-28 2017-06-20 上海中航光电子有限公司 一种阵列基板及其制备方法、显示面板及显示装置
CN106950772A (zh) * 2017-04-01 2017-07-14 厦门天马微电子有限公司 阵列基板、显示面板和显示装置
CN106935598A (zh) * 2017-04-05 2017-07-07 上海中航光电子有限公司 阵列基板及其制造方法、触控面板和触控装置
CN108597374A (zh) * 2018-04-20 2018-09-28 上海天马有机发光显示技术有限公司 一种显示面板和显示装置
CN108550553A (zh) * 2018-06-06 2018-09-18 京东方科技集团股份有限公司 一种薄膜晶体管及制作方法、显示装置
CN110085605A (zh) * 2018-11-12 2019-08-02 友达光电股份有限公司 显示装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
朱大龙 等: ""基于金属电极和有机半导体层的制备工艺对有机薄膜晶体管性能的研究"", 《半导体光电》 *
郭维廉 等: ""8nm基区宽度负阻双异质结晶体管的设计与研制"", 《纳米技术与精密工程》 *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111028811A (zh) * 2019-12-25 2020-04-17 厦门天马微电子有限公司 一种显示面板及显示装置
CN111028811B (zh) * 2019-12-25 2022-05-10 厦门天马微电子有限公司 一种显示面板及显示装置
CN112289194A (zh) * 2020-10-30 2021-01-29 合肥维信诺科技有限公司 显示面板和显示装置
WO2022088792A1 (zh) * 2020-10-30 2022-05-05 合肥维信诺科技有限公司 显示面板和显示装置
CN112289194B (zh) * 2020-10-30 2022-06-14 合肥维信诺科技有限公司 显示面板和显示装置
WO2022151082A1 (zh) * 2021-01-13 2022-07-21 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
GB2609580A (en) * 2021-01-13 2023-02-08 Boe Technology Group Co Ltd Display substrate and preparation method therefor, and display device
WO2024036895A1 (zh) * 2022-08-19 2024-02-22 深圳市华星光电半导体显示技术有限公司 显示面板和电子终端

Also Published As

Publication number Publication date
CN110516637B (zh) 2021-11-26

Similar Documents

Publication Publication Date Title
CN110516637A (zh) 阵列基板及其制作方法、显示装置
CN107170764B (zh) 阵列基板、阵列基板的制造方法、显示面板和显示装置
EP3886164A1 (en) Array substrate, electrostatic discharge protection circuit and display apparatus
US11139316B2 (en) LTPS array substrate and method for manufacturing same
CN104600030B (zh) 阵列基板及其制作方法、显示装置
CN102655175B (zh) Tft、阵列基板及显示装置、制备该tft的掩模板
CN104681631A (zh) 薄膜晶体管及其制作方法、阵列基板及显示装置
US9082773B2 (en) Integrated circuit, semiconductor device and method of manufacturing a semiconductor device
CN105702683A (zh) 一种薄膜晶体管及其制备方法、阵列基板及显示装置
US10134765B2 (en) Oxide semiconductor TFT array substrate and method for manufacturing the same
CN105047611A (zh) 阵列基板及其制作方法、显示装置
CN105929994A (zh) 一种显示面板及其手势唤醒方法、以及显示装置
CN109101136A (zh) 显示面板及显示装置
CN104851894B (zh) 阵列基板及其制备方法、显示装置
CN209843712U (zh) 一种显示面板和显示装置
CN101819974B (zh) 沟槽式金属氧化物半导体晶体管
CN108400139A (zh) 阵列基板及其制作方法以及显示装置
CN212873158U (zh) 一种显示面板和显示装置
CN107808905A (zh) 双侧折叠栅控源漏双隧穿型双向导通晶体管及其制造方法
CN110137203B (zh) 像素传感结构、传感装置及像素传感结构的形成方法
CN104282754B (zh) 高集成度l形栅控肖特基势垒隧穿晶体管
CN208142178U (zh) 半导体存储单元
TW200707396A (en) Driving circuit, method, and display device having the same
JP2020512683A (ja) 薄膜トランジスタアレイ基板、低温ポリシリコン薄膜トランジスタ、及び低温ポリシリコン薄膜トランジスタの製造方法
CN104485358B (zh) 一种基于陷阱产生机制的半导体器件其制造方法及应用

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant