CN110471876A - 一种超高速串行数据通道*** - Google Patents

一种超高速串行数据通道*** Download PDF

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江浩洋
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Abstract

本发明提出了一种超高速串行数据通道***，通过在第一串行收发器中设置两路8B/10B编码器，可以实现吞吐量扩展；通过设置快速时钟模块，可以通过高低位实现20B数据以10B数据输出，避免使用更高的时钟频率和时序条件；通过在第二串行收发器中设置时钟模块、第一寄存器、第二寄存器和第三寄存器，可以通过时钟模块第一8B/10B解码器和第二8B/10B解码器同时输出，可以保证16B输出数据的准确，同时第一8B/10B解码器和第二8B/10B解码器都有足够的时间解码，不会产生时序问题，同时可以提高数据吞吐率。

Description

一种超高速串行数据通道***
技术领域
本发明涉及信道编码领域，尤其涉及一种超高速串行数据通道***。
背景技术
随着信息技术的高速前进，特别是高速传输接口技术的发展，传统的并行接口技术由于遇到速度上的瓶颈，因此，很难进一步发展，取而代之的是高速串口技术，目前，主要用于光纤通信的串行链路***正在逐渐取代传统的并行链路***而成为高速数据接口技术的主流，而低压差分信号技术LVDS在各种高速串行场合得到普遍应用。目前，通过串行通道收发器实现高速串行通信，在通信过程中，串行通道收发器需要对发送的信息进行编码，通过在原始数据中增加冗余码元，提高传输信道上信号完整性，这种方法是通过牺牲带宽或者传输速率来换取可靠性，因此，在保证通信的可靠性时，就无法保证其带宽或传输速率，因此，为解决上述问题，本发明提出一种超高速串行数据通道***，可以保证数据传输可靠性和带宽平衡。
发明内容
有鉴于此，本发明提出了本发明提出一种超高速串行数据通道***，可以保证数据传输可靠性和带宽平衡。
本发明的技术方案是这样实现的：本发明提供了一种超高速串行数据通道***，其包括主机、多路高速差分串行通道和多个DSDDR存储器，高速差分串行通道包括第一串行收发器和第二串行收发器，以及分别与第一串行收发器的输入端和第二串行收发器的输入端电性连接的RAM存储器；
主机发送并行数据，并访问一个、几个或所有的DSDDR存储器；
RAM存储器存储编码与解码的对应关系，提供已知的编解码关系；
第一串行收发器将主机发送的并行数据，并根据RAM存储器中编解码关系的进行编码，输出差分信号，并将差分信号输出至第二串行收发器；
第二串行收发器接收第一串行收发器输出的差分信号，并根据RAM存储器中编解码关系进行解码；
主机通过并行总线分别与多路串行通道中第一串行收发器输入端电性连接，多路串行通道中第一串行收发器的输出端通过差分只写总线与多路串行通道中第二串行收发器的输入端一一对应电性连接，多路串行通道中第二串行收发器的输出端通过串行总线与多个DSDDR存储器的输入端一一对应电性连接。
在以上技术方案的基础上，优选的，第一串行收发器包括接收器、第一8B/10B编码器、第二8B/10B编码器、快速时钟模块、第一CRC校验、第二CRC校验、串行器和差分输出缓冲器；
接收器接收主机发送的16位数据，并分成16位数据分成高8位数据和低8位数据，将高8位数据送入第一8B/10B编码器和第一CRC校验，将低8位数据送至第二8B/10B编码器和第二CRC校验，第一CRC校验对8位并行数据进行校验值计算，并将校验值传送给第一8B/10B编码器，第一8B/10B编码器根据RAM存储器中编解码关系对输入的8位并行数据和校验值依次进行编码，增加冗余码，并输出10位并行数据至快速时钟模块，第二CRC校验对8位并行数据进行校验值计算，并将校验值传送给第二8B/10B编码器，第二8B/10B编码器根据RAM存储器中编解码关系对输入的8位并行数据和校验值依次进行编码，增加冗余码，并输出10位并行数据至快速时钟模块，快速时钟模块对第一8B/10B编码器和第二8B/10B编码器输出的10位并行数据进行数据的快速选通，使输出数据为10位并行数据，并将10位并行数据进输出至串行器，串行器把8B/10B编码器输出的10位并行数据转换为串行数据流，然后通过差分输出缓冲器把单端信号差分输出。
进一步优选的，第一8B/10B编码器包括字符判断模块、控制字符编码器、数字字符编码器和选择器；
数字字符编码器包括3B/4B编码器、极性控制模块和5B/6B编码器；
字符判断模块对输入的8位并行数据进行字符判断，如果8位并行数据属于控制字符集，则将8位并行数据传输至控制字符编码器进行编码，控制字符编码器输出10位并行数据；如果8位并行数据属于数字字符集，则将8位并行数据传输至数字字符编码器中，数字字符编码器按照RAM存储器中编解码关系，将8位并行数据分成高三位数据和低五位数据，并将高三位数据传送到3B/4B编码器，3B/4B编码器在RAM存储器中查询出格式为低四位的编码值，将低五位数据传送到5B/6B编码器，5B/6B编码器在RAM存储器中查询出高六位格式的编码值，选择器选择输出3B/4B编码器和5B/6B编码器输出的结果，极性控制模块对3B/4B编码器和5B/6B编码器得出的编码值进行极性判断。
进一步优选的，第一8B/10B编码器和第二8B/10B编码器的结构和原理相同。
进一步优选的，串行器为高速时分多路信号选择器；
高速时分多路信号选择器每2.5ns生成一个选通信号，把第一8B/10B编码器或第二8B/10B编码器输出的10位并行数据从高位到低位依次输出得到串行信号。
进一步优选的，第二串行收发器包括差分输入缓冲器、解串器、第一8B/10B解码器、第二8B/10B解码器、第一寄存器、第二寄存器、第三寄存器、时钟模块、第三CRC校验、第四CRC校验和发送器；
差分输入缓冲器将差分信号转换成单端信号，并将单端信号传输至解串器，解串器将单端信号转换成10位并行数据，并将10位并行数据分别送入第一8B/10B解码器和第二8B/10B解码器，第一8B/10B解码器对第一8B/10B编码器输出的编码信号进行解码，还原出原始的8位并行数据，并通过串联的第一寄存器与第二寄存器输出，第二8B/10B解码器对第二8B/10B编码器输出的编码信号进行解码，还原出原始的8位并行数据，并通过第三寄存器输出，时钟模块提供第一8B/10B解码器、第二8B/10B解码器、第一寄存器、第二寄存器和第三寄存器的工作时钟，第三寄存器的控制时钟与第二寄存器的工作时钟相同，第三CRC校验检测第一8B/10B解码器解出的8位并行数据中是否存在误码，第四CRC校验检测第二8B/10B解码器解出的8位并行数据中是否存在误码，发送器将第一8B/10B解码器和第二8B/10B解码器解出的8位并行数据合并成16位并行数据，并串行发送。
进一步优选的，第一8B/10B解码器包括码流检测模块，分别与码流检测模块电性连接的控制字符解码模块、3B/4B解码模块和5B/6B解码模块，以及分别与3B/4B解码模块和5B/6B解码模块电性连接的极性校验电路；
码流检测模块接收差分输出缓冲器输出信号，并检测是否为有效数据，若数据为无效数据，则返回，若数据为有效数据，再判断数据属于控制字符集还是数据字符集，若数据是控制字符，则将数据输送至控制字符解码模块，控制字符解码模块在RAM存储器中查询出对应的原始8位数；若为数据字符，码流检测模块该数据分成4B和6B两个码组，3B/4B解码模块和5B/6B解码模块在RAM存储器中分别查询出原始的3B和5B码组，再重新组合成8B原始数据。
进一步优选的，第一8B/10B解码器和第二8B/10B解码器的结构和原理相同。
进一步优选的，解串器为串行移位寄存器；
串行器输出的串行信号进入串行移位寄存器，串行移位寄存器每隔2.5ns移位寄存器向右移动一位，每十个时钟周期输出一个10位并行数据。
本发明的一种超高速串行数据通道***相对于现有技术具有以下有益效果：
(1)在编码时，在原始数据中增加2比特冗余码元，可以提高传输信道上信号的完整性；采用8B/10B解码技术，可以检验误码，保证信号的可靠性；采用多路复用技术在单路串行通道基础上，形成多通道的高速通信阵列，提高***的传输宽带，并且可以实现多路数据同时发送和接收，提高了数据的吞吐量，并且弥补了因增加冗余码而导致宽度减小的缺点，实现数据传输可靠性和宽带平衡；
(2)通过在第一串行收发器中设置两路8B/10B编码器，可以实现吞吐量扩展；通过设置快速时钟模块，可以通过高低位实现20B数据以10B数据输出，避免使用更高的时钟频率和时序条件；
(3)通过在第二串行收发器中设置时钟模块、第一寄存器、第二寄存器和第三寄存器，可以通过时钟模块第一8B/10B解码器和第二8B/10B解码器同时输出，可以保证16B输出数据的准确，同时第一8B/10B解码器和第二8B/10B解码器都有足够的时间解码，不会产生时序问题，同时可以提高数据吞吐率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种超高速串行数据通道***的结构图；
图2为本发明一种超高速串行数据通道***中第一串行收发器的结构图；
图3为图2中第一8B/10B编码器的结构图；
图4为图2中快速时钟模块的时钟频率和相位对应关系图；
图5为本发明一种超高速串行数据通道***中第二串行收发器的结构图；
图6为图5中第一8B/10B解码器的结构图；
图7为图5中第一8B/10B解码器和第二8B/10B解码器的工作时钟图。
具体实施方式
下面将结合本发明实施方式，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
如图1所示，一种超高速串行数据通道***，其包括主机、多路高速差分串行通道和多个DSDDR存储器，高速差分串行通道包括第一串行收发器和第二串行收发器，以及分别与第一串行收发器的和第二串行收发器的输入端电性连接的RAM存储器。其中，主机通过并行总线分别与多路串行通道中第一串行收发器输入端电性连接，多路串行通道中第一串行收发器的输出端通过差分只写总线与多路串行通道中第二串行收发器的输入端一一对应电性连接，多路串行通道中第二串行收发器的输出端通过串行总线与多个DSDDR存储器的输入端一一对应电性连接。
主机发送并行数据，并访问一个、几个或所有的DSDDR存储器；
RAM存储器存储编码与解码的对应关系，提供已知的编解码关系。当已知输入数据以及对应的输出逻辑，就可以使用查表法查找对应的，在本实施例中，以输入电平作地址输入，所有输出逻辑结果就可以按相应的地址写入RAM中，因此，每一次一个输入信号作为一个地址来进行查表，找到地址后，把地址内的对应内容输出，完成一次查表。
第一串行收发器将主机发送的并行数据，并根据RAM存储器中编解码关系的进行编码，输出差分信号，并将差分信号输出至第二串行收发器；在本实施例中，如图2所示，第一串行收发器包括接收器、第一8B/10B编码器、第二8B/10B编码器、快速时钟模块、第一CRC校验、第二CRC校验、串行器和差分输出缓冲器。在本实施例中，接收器接收主机发送的16位数据，并分成16位数据分成高8位数据和低8位数据，将高8位数据送入第一8B/10B编码器和第一CRC校验，将低8位数据送至第二8B/10B编码器和第二CRC校验，第一CRC校验对8位并行数据进行校验值计算，并将校验值传送给第一8B/10B编码器，第一8B/10B编码器根据RAM存储器中编解码关系对输入的8位并行数据和校验值依次进行编码，增加2bit冗余码，并输出10位并行数据至快速时钟模块，第二CRC校验对8位并行数据进行校验值计算，并将校验值传送给第二8B/10B编码器，第二8B/10B编码器根据RAM存储器中编解码关系对输入的8位并行数据和校验值依次进行编码，增加冗余码，并输出10位并行数据至快速时钟模块，在一个时钟频率lclk的周期内，第一8B/10B编码器和第二8B/10B编码器输出共20B数据到快速时钟模块中，由于输出20B数据在后面的并转串时，需要更高的时钟频率和时序条件，因此快速时钟模块最好还是输出10B数据，因此，为解决上述问题，本实施例提供了一种快速选通的方法，其中快速时钟模块的时钟频率和相位对应关系如图4所示，快速时钟模块在时钟频率lclk为低电平时，其相位fclk通过上升沿控制快速时钟模块输出10位并行数据；快速时钟模块在时钟频率lclk为高电平时，其相位fclk通过上升沿控制快速时钟模块输出10位并行数据，通过上述原理，快速时钟模块对第一8B/10B编码器和第二8B/10B编码器输出的10位并行数据进行数据的快速选通，使输出数据为10位并行数据，并将10位并行数据进输出至串行器，在本实施例中，串行器为高速时分多路信号选择器，每2.5ns生成一个选通信号，把快速时钟模块输出的10位并行数据从高位到低位依次输出得到串行信号，然后通过差分输出缓冲器把单端信号差分输出。由于差分信号大小相等极性相反，而噪声大小相等但极性相同，在差分信道上共模噪声产生的耦合效果能够相互抵消，不会对差分信号产生影响，且差分信号的振幅是单端信号的两倍，信噪比高，其对信道的抗噪能力和抗干扰能力强，并且，差分信号的传输速度最高可达1Gbps，而单端信号的最高传输速度为200Mbps，因此，本实施例中，在高速差分串行通道通过差分信号传输。
在本实施例中，由于第一8B/10B编码器和第二8B/10B编码器的结构和原理相同，因此，在此只介绍第一8B/10B编码器。在本实施例中，如图3所示，第一8B/10B编码器包括字符判断模块、控制字符编码器、数字字符编码器和选择器，其中，数字字符编码器包括3B/4B编码器、极性控制模块和5B/6B编码器。第一8B/10B编码器的工作原理为：字符判断模块对输入的8位并行数据进行字符判断，如果8位并行数据属于控制字符集，在本实施例中以K码代表控制字符，则将8位并行数据传输至控制字符编码器进行编码，控制字符编码器根据RAM存储器中编解码关系输出10位并行数据；如果8位并行数据属于数字字符集，在本实施例中以D码代表数字字符，则将8位并行数据传输至数字字符编码器中，将8位并行数据分成高三位数据和低五位数据，并将高三位数据传送到3B/4B编码器，将低五位数据传送到5B/6B编码器，3B/4B编码器以3B输入数据作为在RAM存储器中查找表的输入地址，以4B数据作为3B相应的编码，并输出低四位的编码值；5B/6B编码器以5B作为在RAM存储器中查找表的输入地址，以6B作为查找表的输出数据，并输出高六位的编码值，选择器选择输出3B/4B编码器和5B/6B编码器输出的结果，极性控制模块对3B/4B编码器和5B/6B编码器得出的编码值进行极性判断。
第二串行收发器接收第一串行收发器输出的差分信号，并根据RAM存储器中编解码关系进行解码；在本实施例中，如图5所示，第二串行收发器包括差分输入缓冲器、解串器、第一8B/10B解码器、第二8B/10B解码器、第一寄存器、第二寄存器、第三寄存器、时钟模块、第三CRC校验、第四CRC校验和发送器。第二串行收发器的工作原理是：差分输入缓冲器将差分信号转换成单端信号，并将单端信号传输至解串器，在本实施例中，解串器为串行移位寄存器，串行器输出的串行信号进入串行移位寄存器，串行移位寄存器每隔2.5ns移位寄存器向右移动一位，每十个时钟周期输出一个10位并行数据，并将10位并行数据分别送入第一8B/10B解码器和第二8B/10B解码器，第一8B/10B解码器对第一8B/10B编码器输出的编码信号进行解码，还原出原始的高8位并行数据，第二8B/10B解码器对第二8B/10B编码器输出的编码信号进行解码，还原出原始的低8位并行数据。时钟模块提供第一8B/10B解码器、第二8B/10B解码器、第一寄存器、第二寄存器和第三寄存器的工作时钟。由于快速时钟模块输出的数据是按照时钟频率的高低位选通后输出的，因此，如图7所示，第一8B/10B解码器和第二8B/10B解码器在采集数据时其采样周期相差半个周期，在本实施例中，设第一8B/10B解码器的采样时钟为CLK1，第二8B/10B解码器的采样时钟为CLK2，为了使第一8B/10B解码器和第二8B/10B解码器同时输出，因此，在第一8B/10B解码器的输出端串联了两级寄存器，其中，第一寄存器的时钟为CLK1，第二寄存器的时钟为CLK2，第三寄存器的时钟为CLK2，当第一8B/10B解码器在CLK1到来时开始采集数据，并根据RAM存储的编解码关系从RAM中取出对应的解码逻辑，还原出原始的高8位并行数据，并将原始的高8位并行数据存储在第一寄存器中，当CLK1到来时，第一寄存器将原始的高8位并行数据发送给第二寄存器，当CLK2到来时，第二8B/10B解码器开始采集数据，并根据RAM存储的编解码关系从RAM中取出对应的解码逻辑，还原出原始的低8位并行数据，并将原始的低8位并行数据存储在第三寄存器中，同时，第二寄存器将原始的高8位并行数据发送出去，第三寄存器将原始的低8位数据并行数据发送出去，通过这种结构的输出可以保证16B输出数据的准确，同时第一8B/10B解码器和第二8B/10B解码器都有足够的时间解码，不会产生时序问题，同时可以提高数据吞吐率。另外，第三CRC校验检测第一8B/10B解码器解出的8位并行数据中是否存在误码，第四CRC校验检测第二8B/10B解码器解出的8位并行数据中是否存在误码，发送器将第一8B/10B解码器和第二8B/10B解码器解出的8位并行数据合并成16位并行数据，并串行发送。
在本实施例中，由于第一8B/10B解码器和第二8B/10B解码器的结构和原理相同，因此，在此只介绍第一8B/10B解码器。在本实施例中，如图6所示，第一8B/10B解码器包括码流检测模块，分别与码流检测模块电性连接的控制字符解码模块、3B/4B解码模块和5B/6B解码模块，以及分别与3B/4B解码模块和5B/6B解码模块电性连接的极性校验电路；具体的工作原理为：码流检测模块接收差分输出缓冲器输出信号，并检测是否为有效数据，若数据为无效数据，则返回，若数据为有效数据，再判断数据属于控制字符集还是数据字符集，若数据是控制字符，则将数据输送至控制字符解码模块，控制字符解码模块在RAM存储器中查询出对应的原始8位数；若为数据字符，码流检测模块该数据分成4B和6B两个码组，3B/4B解码模块和5B/6B解码模块在RAM存储器中分别查询出原始的3B和5B码组，再重新组合成8B原始数据。
以上所述仅为本发明的较佳实施方式而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种超高速串行数据通道***，其包括主机、多路高速差分串行通道和多个DSDDR存储器，其特征在于：所述高速差分串行通道包括第一串行收发器和第二串行收发器，以及分别与第一串行收发器的输入端和第二串行收发器的输入端电性连接的RAM存储器；
所述主机发送并行数据，并访问一个、几个或所有的DSDDR存储器；
所述RAM存储器存储编码与解码的对应关系，提供已知的编解码关系；
所述第一串行收发器将主机发送的并行数据，并根据RAM存储器中编解码关系的进行编码，输出差分信号，并将差分信号输出至第二串行收发器；
所述第二串行收发器接收第一串行收发器输出的差分信号，并根据RAM存储器中编解码关系进行解码；
所述主机通过并行总线分别与多路串行通道中第一串行收发器输入端电性连接，多路串行通道中第一串行收发器的输出端通过差分只写总线与多路串行通道中第二串行收发器的输入端一一对应电性连接，多路串行通道中第二串行收发器的输出端通过串行总线与多个DSDDR存储器的输入端一一对应电性连接。
2.如权利要求1所述的一种超高速串行数据通道***，其特征在于：所述第一串行收发器包括接收器、第一8B/10B编码器、第二8B/10B编码器、快速时钟模块、第一CRC校验、第二CRC校验、串行器和差分输出缓冲器；
所述接收器接收主机发送的16位数据，并分成16位数据分成高8位数据和低8位数据，将高8位数据送入第一8B/10B编码器和第一CRC校验，将低8位数据送至第二8B/10B编码器和第二CRC校验，第一CRC校验对8位并行数据进行校验值计算，并将校验值传送给第一8B/10B编码器，第一8B/10B编码器根据RAM存储器中编解码关系对输入的8位并行数据和校验值依次进行编码，增加冗余码，并输出10位并行数据至快速时钟模块，第二CRC校验对8位并行数据进行校验值计算，并将校验值传送给第二8B/10B编码器，第二8B/10B编码器根据RAM存储器中编解码关系对输入的8位并行数据和校验值依次进行编码，增加冗余码，并输出10位并行数据至快速时钟模块，快速时钟模块对第一8B/10B编码器和第二8B/10B编码器输出的10位并行数据进行数据的快速选通，使输出数据为10位并行数据，并将10位并行数据进输出至串行器，串行器把8B/10B编码器输出的10位并行数据转换为串行数据流，然后通过差分输出缓冲器把单端信号差分输出。
3.如权利要求2所述的一种超高速串行数据通道***，其特征在于：所述第一8B/10B编码器包括字符判断模块、控制字符编码器、数字字符编码器和选择器；
所述数字字符编码器包括3B/4B编码器、极性控制模块和5B/6B编码器；
所述字符判断模块对输入的8位并行数据进行字符判断，如果8位并行数据属于控制字符集，则将8位并行数据传输至控制字符编码器进行编码，控制字符编码器输出10位并行数据；如果8位并行数据属于数字字符集，则将8位并行数据传输至数字字符编码器中，数字字符编码器按照RAM存储器中编解码关系，将8位并行数据分成高三位数据和低五位数据，并将高三位数据传送到3B/4B编码器，3B/4B编码器在RAM存储器中查询出格式为低四位的编码值，将低五位数据传送到5B/6B编码器，5B/6B编码器在RAM存储器中查询出高六位格式的编码值，选择器选择输出3B/4B编码器和5B/6B编码器输出的结果，极性控制模块对3B/4B编码器和5B/6B编码器得出的编码值进行极性判断。
4.如权利要求3所述的一种超高速串行数据通道***，其特征在于：所述第一8B/10B编码器和第二8B/10B编码器的结构和原理相同。
5.如权利要求2所述的一种超高速串行数据通道***，其特征在于：所述串行器为高速时分多路信号选择器；
所述高速时分多路信号选择器每2.5ns生成一个选通信号，把第一8B/10B编码器或第二8B/10B编码器输出的10位并行数据从高位到低位依次输出得到串行信号。
6.如权利要求4所述的一种超高速串行数据通道***，其特征在于：所述第二串行收发器包括差分输入缓冲器、解串器、第一8B/10B解码器、第二8B/10B解码器、第一寄存器、第二寄存器、第三寄存器、时钟模块、第三CRC校验、第四CRC校验和发送器；
所述差分输入缓冲器将差分信号转换成单端信号，并将单端信号传输至解串器，解串器将单端信号转换成10位并行数据，并将10位并行数据分别送入第一8B/10B解码器和第二8B/10B解码器，第一8B/10B解码器对第一8B/10B编码器输出的编码信号进行解码，还原出原始的8位并行数据，并通过串联的第一寄存器与第二寄存器输出，第二8B/10B解码器对第二8B/10B编码器输出的编码信号进行解码，还原出原始的8位并行数据，并通过第三寄存器输出，时钟模块提供第一8B/10B解码器、第二8B/10B解码器、第一寄存器、第二寄存器和第三寄存器的工作时钟，第三寄存器的控制时钟与第二寄存器的工作时钟相同，第三CRC校验检测第一8B/10B解码器解出的8位并行数据中是否存在误码，第四CRC校验检测第二8B/10B解码器解出的8位并行数据中是否存在误码，发送器将第一8B/10B解码器和第二8B/10B解码器解出的8位并行数据合并成16位并行数据，并串行发送。
7.如权利要求6所述的一种超高速串行数据通道***，其特征在于：所述第一8B/10B解码器包括码流检测模块，分别与码流检测模块电性连接的控制字符解码模块、3B/4B解码模块和5B/6B解码模块，以及分别与3B/4B解码模块和5B/6B解码模块电性连接的极性校验电路；
所述码流检测模块接收差分输出缓冲器输出信号，并检测是否为有效数据，若数据为无效数据，则返回，若数据为有效数据，再判断数据属于控制字符集还是数据字符集，若数据是控制字符，则将数据输送至控制字符解码模块，控制字符解码模块在RAM存储器中查询出对应的原始8位数；若为数据字符，码流检测模块该数据分成4B和6B两个码组，3B/4B解码模块和5B/6B解码模块在RAM存储器中分别查询出原始的3B和5B码组，再重新组合成8B原始数据。
8.如权利要求7所述的一种超高速串行数据通道***，其特征在于：所述第一8B/10B解码器和第二8B/10B解码器的结构和原理相同。
9.如权利要求6所述的一种超高速串行数据通道***，其特征在于：所述解串器为串行移位寄存器；
所述串行器输出的串行信号进入串行移位寄存器，串行移位寄存器每隔2.5ns移位寄存器向右移动一位，每十个时钟周期输出一个10位并行数据。
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