CN110462815A - 存储器装置 - Google Patents

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CN110462815A
CN110462815A CN201880020150.5A CN201880020150A CN110462815A CN 110462815 A CN110462815 A CN 110462815A CN 201880020150 A CN201880020150 A CN 201880020150A CN 110462815 A CN110462815 A CN 110462815A
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coupling
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柴原祯之
寺田晴彦
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Abstract

按照本公开的一个实施例的存储器装置包含存储器单元阵列，所述存储器单元阵列被构成为以致当在多个存储器单元之中，其对应的第四配线和第一配线彼此不同的多个第一存储器单元同时被访问时，允许对多个第一存储器单元的同时访问，而与相对于各个所述第一存储器单元的公共第四配线对应的存储器单元不被同时访问。

Description

存储器装置
技术领域
本公开涉及存储器装置。
背景技术
近年来，作为与闪存等相比，允许更快的数据访问的非易失性存储器设备，电阻式随机存取存储器(ReRAM)已受到关注。ReRAM的形态的例子包括称为垂直3D ReRAM的结构；垂直3D ReRAM具有在与基板面水平的字线(WL)和与基板面垂直的位线(BL)的各个交点处包括可变电阻元件的存储器单元。
引文列表
专利文献
PTL 1：未经审查的日本专利申请公开No.2015-170852
PTL 2：未经审查的日本专利申请公开No.2016-167332
发明内容
垂直3D ReRAM的一个重大开发挑战是增大字线的叠层数，这使得能够扩大单位面积的容量，和实现低成本的存储器装置。此时，如果字线较厚，那么会使得难以制造位线。从而，要求使字线尽可能地薄。另一方面，如果使字线较薄，那么会导致薄层(sheet)电阻值增大，且访问存储器单元时的字线的电压的降低会成为设计约束。于是，理想的是提供一种使得能够抑制字线的电压的降低，和实现高访问速度的存储器装置。
按照本公开的一个实施例的第一存储器装置包括存储器单元阵列，和访问所述存储器单元阵列的驱动电路。所述存储器单元阵列包括多个第一配线、多个第二配线、多个第三配线、多个阻变存储器单元、多个晶体管和多个第四配线。所述多个第一配线沿第一方向延伸。所述多个第一配线被布置成沿与所述第一方向正交的第二方向，和沿与所述第一方向及第二方向正交的第三方向排列。所述多个第二配线沿所述第一方向延伸。所述多个第二配线被布置成沿所述第二方向排列。所述多个第三配线沿所述第三方向延伸。所述多个第三配线被布置成沿所述第一方向和第二方向排列，并且还被布置成当从所述第三方向看时，贯通在所述第二方向上彼此相邻的2个第一配线之间的间隙。至于所述多个阻变存储器单元，在所述第三配线和第一配线彼此相对的各个点，分别设置一个存储器单元。至于所述多个晶体管，对于所述第三配线每一个，设置一个晶体管。所述多个晶体管每一个的栅极耦接到对应的第二配线。所述多个第四配线沿所述第二方向延伸。所述多个第四配线被布置成沿所述第一方向排列，对于布置成沿所述第二方向排列的多个第三配线，设置一个第四配线。所述第四配线分别通过所述晶体管，耦接到对应的多个第三配线。当在所述多个存储器单元之中，其对应的第四配线和第一配线彼此不同的多个第一存储器单元同时被访问时，所述存储器单元阵列允许对所述多个第一存储器单元的同时访问，而不允许对与所述第一存储器单元共享的第四配线对应的存储器单元的同时访问。
按照本公开的实施例的第一存储器装置被配置成当在所述多个存储器单元之中，其对应的第四配线和第一配线彼此不同的多个第一存储器单元同时被访问时，允许对所述多个第一存储器单元的同时访问，而不允许对与所述第一存储器单元共享的第四配线对应的存储器单元的同时访问。从而，可以在不将访问电流集中在一个第一配线的情况下，访问多个存储器单元。
按照本公开的一个实施例的第二存储器装置包括存储器单元阵列，和访问所述存储器单元阵列的驱动电路。所述存储器单元阵列包括多个第一配线、多个第二配线、多个第三配线、多个阻变存储器单元、多个晶体管和多个第四配线。所述多个第一配线沿第一方向延伸。所述多个第一配线被布置成沿与所述第一方向正交的第二方向，和沿与所述第一方向及第二方向正交的第三方向排列。所述多个第二配线沿所述第一方向延伸。所述多个第二配线被布置成沿所述第二方向排列。所述多个第三配线沿所述第三方向延伸。所述多个第三配线被布置成沿所述第一方向和第二方向排列，并且还被布置成当从所述第三方向看时，贯通在所述第二方向上彼此相邻的2个第一配线之间的间隙。至于所述多个阻变存储器单元，在所述第三配线和第一配线彼此相对的各个点，分别设置一个存储器单元。至于所述多个晶体管，对于所述第三配线每一个，设置一个晶体管。所述多个晶体管每一个的栅极耦接到对应的第二配线。所述多个第四配线沿所述第二方向延伸。所述多个第四配线被布置成沿所述第一方向排列，对于布置成沿所述第二方向排列的多个第三配线，设置一个第四配线。所述第四配线分别通过所述晶体管，耦接到对应的多个第三配线。在所述第二存储器装置中，所述驱动电路在所述多个存储器单元中，同时访问其对应的第四配线被相互共享，并且对应的第一配线彼此不同的多个第一存储器单元。
在按照本公开的实施例的第二存储器装置中，在所述多个存储器单元之中，其对应的第四配线被相互共享，并且对应的第一配线彼此不同的多个第一存储器单元同时被访问。从而，可以在不将访问电流集中在一个第一配线的情况下，在多个存储器单元中写入相同值。
按照本公开的实施例的第一存储器装置，可以在不将访问电流集中在一个第一配线的情况下，访问多个存储器单元；于是，可以抑制第一配线的电压的降低，实现高访问速度。
按照本公开的实施例的第二存储器装置，可以在不将访问电流集中在一个第一配线的情况下，在多个存储器单元中写入相同值，于是，可以抑制第一配线的电压的降低，实现高访问速度。
要注意的是本公开的效果未必局限于记载在这里的效果，可以是记载在本说明书中的任意效果。
附图说明
图1图解说明按照本公开的第一实施例的存储器装置的示意构成例子。
图2图解说明图1中图解所示的存储器单元阵列部件的示意构成例子。
图3是图解说明图1中图解所示的存储器单元阵列的构成例子的透视图。
图4是图解说明图3中图解所示的存储器装置的构成例子的侧视图。
图5是图解说明图3中图解所示的存储器单元阵列的构成例子的顶视图。
图6是图3中图解所示的存储器单元阵列的一部分的放大视图。
图7是图3中图解所示的存储器单元阵列的一部分的放大视图。
图8示意图解说明图3中图解所示的存储器单元阵列的配线的布局的例子。
图9示意图解说明按照比较例的存储器单元阵列的配线的布局。
图10示意图解说明图8中图解所示的存储器单元阵列的配线的布局的变形例。
图11示意图解说明图8中图解所示的存储器单元阵列的配线的布局的变形例。
图12示意图解说明图8中图解所示的存储器单元阵列的配线的布局的变形例。
图13图解说明按照本公开的第二实施例的存储器装置的示意构成例子。
图14图解说明图13中图解所示的存储器单元阵列部件的示意构成例子。
图15是图解说明图14中图解所示的存储器单元阵列的构成例子的透视图。
图16是图解说明图14中图解所示的存储器单元阵列的构成例子的侧视图。
图17是图解说明图14中图解所示的存储器单元阵列的构成例子的剖视图。
图18是图解说明图17中图解所示的存储器单元阵列的构成例子的顶视图。
图19示意图解说明图18中图解所示的存储器单元阵列的配线的布局的例子。
图20图解说明按照本公开的第三实施例的存储器装置的示意构成例子。
图21图解说明图20中图解所示的存储器单元阵列部件的示意构成例子。
图22示意图解说明图21中图解所示的存储器单元阵列的配线的布局的例子。
图23图解说明包括多个图2、10、11或12中图解所示的存储器单元阵列的存储器装置中的存储器单元阵列部件的示意构成例子。
图24是图解说明图23中图解所示的存储器装置的构成例子的侧视图。
图25图解说明包括多个图22中图解所示的存储器单元阵列的存储器装置中的存储器单元阵列部件的示意构成例子。
图26是图解说明图25图解所示的存储器装置的构成例子的侧视图。
具体实施方式
下面参考附图，详细说明本公开的一些实施例。以下说明仅仅是本公开的具体例子，本公开不限于以下实施例。此外，至少各个组件的布置、尺寸、尺寸比等，本公开不限于各个附图中图解所示的那些。
1.第一实施例
交错地布置多个位线的例子(图1-8)
比较例：格子状地布置多个位线的例子(图9)
2.第一实施例的变形例
变形例A：省略选择栅极线的短路的例子(图10)
变形例B：增大全局位线的数量的例子(图11)
变形例C：4位同时访问的例子(图12)
3.第二实施例
左右梳状字线都被分成2个的例子(图13-19)
4.第二实施例的变形例
4位同时访问的例子
5.第三实施例
通过选择栅极线的控制，避免访问电流的集中的例子(图20-22)
6.第四实施例
设置多个存储器单元阵列的例子(图23-26)
<1.第一实施例>
[构成]
图1图解说明按照第一实施例的信息处理***的功能块的例子。所述信息处理***包括主计算机100和存储器装置200。存储器装置200包括存储器控制器300、存储器单元阵列部件400和电源电路500。
(主计算机100)
主计算机100控制存储器装置200。具体地，主计算机100发出包括访问目的地的指定逻辑地址的命令，并把所述命令和数据提供给存储器装置200。此外，主计算机100接收从存储器装置200输出的数据。这里，所述命令用于控制存储器装置200，且例如包括进行数据写入处理的写入命令，或者进行数据读出处理的读取命令。此外，所述逻辑地址是在由主计算机100定义的地址空间中分配给当主计算机100访问存储器装置200时的每单位访问的每个区域的地址。下面，每单位访问的该区域被称为“扇区”。
(存储器控制器300)
存储器控制器300控制存储器单元阵列部件400。存储器控制器300从主计算机100，接收包括指定逻辑地址的写入命令。此外，存储器控制器300按照写入命令，进行写入数据的处理。在该写入处理中，逻辑地址被转换成物理地址，数据被写入所述物理地址。这里，物理地址是在存储器控制器300访问存储器单元阵列部件400时的每个访问单位中，分配给存储器单元阵列部件400的地址。存储器控制器300对存储器单元阵列部件400的访问单位例如等于扇区。这种情况下，存储器单元阵列部件400的每个扇区被分配物理地址。同时，如果存储器控制器300收到包括指定逻辑地址的读取命令，那么存储器控制器300把逻辑地址转换成物理地址，然后从物理地址读出数据。随后，存储器控制器300把读取的数据，作为读取数据输出给主计算机100。存储器控制器300的访问单位可以与主计算机100的访问单位相同，或者可以与主计算机100的访问单位不同。
(电源电路500)
电源电路500向存储器单元阵列部件400供给所需的电压。具体地，电源电路500向后面说明的GBL驱动器21、WL驱动器22和SG驱动器23，供给视操作模式(写入、读出等)而需要的各种电压。
(存储器单元阵列部件400)
下面，说明存储器单元阵列部件400。图2图解说明存储器单元阵列部件400的功能块的例子。存储器单元阵列部件400例如包括半导体芯片。存储器单元阵列部件400包括存储器单元阵列10和驱动电路20。驱动电路20与存储器控制器300交换命令、写入数据、读取数据等。驱动电路20按照写入命令，把数据写入存储器单元阵列10中，和按照读取命令，从存储器单元阵列10读出数据。驱动电路20在后面详细说明。
图3是图解说明存储器单元阵列部件400的构成例子的透视图。图4是图解说明存储器单元阵列部件400的构成例子的侧视图。图5是图解说明存储器单元阵列部件400的构成例子的顶视图。图6和7是存储器单元阵列部件400的一部分的放大视图。
(存储器单元阵列10)
存储器单元阵列10具有所谓的交叉点阵列结构，例如，如图3-6中图解所示，在字线WL和位线BL彼此相对的各个位置(交叉点)处，包括一个阻变存储器单元MC。换句话说，存储器单元阵列10包括多个字线WL、多个位线BL、和按照在每个交叉点处一个存储器单元MC的方式布置在交叉点处的多个存储器单元MC。在各个交叉点处，例如，如在图6的右下部中图解所示，位线BL的周围覆盖以阻变层Rx，字线WL和位线BL被布置成把该阻变层Rx夹在它们之间。例如，通过把施加的电压增大到预定阈值电压或者更高，使阻变层Rx进入低阻状态，通过把施加的电压减小到比阈值电压低的电压，使阻变层Rx进入高阻状态。字线WL对应于本公开的“第一配线”的具体例子。位线BL对应于本公开的“第三配线”的具体例子。要注意的是在下面，字线WL被简单地描述为“WL”。同样地，位线BL被简单地描述为“BL”。
存储器单元阵列10还包括多个选择栅极线SG、栅极都耦接到选择栅极线SG的多个垂直型晶体管TR、和都通过晶体管TR耦接到多个对应BL的多个全局位线GBL。选择栅极线SG对应于本公开的“第二配线”的具体例子。全局位线GBL对应于本公开的“第四配线”的具体例子。要注意的是在下面，选择栅极线SG被简单地描述为“SG”。同样地，全局位线GBL被简单地描述为“GBL”。
每个WL沿X轴方向(第一方向)延伸。多个WL被布置成沿与X轴方向正交的Y轴方向(第二方向)，和沿与X轴方向及Y轴方向两者正交的Z轴方向(第三方向)排列。所述多个WL具有分层结构；在每个层级中，多个WL被布置成沿Y轴方向排列。下面，当明示WL等的层级时，使用编号(1)、(2)、(3)、...作为层级，最上面的表面的层级用(1)表示。
每个SG沿X轴方向延伸。多个SG被布置成沿Y轴方向排列。每个BL沿Z轴方向延伸。多个BL被布置成沿X轴方向和Y轴方向排列，还被布置成当从Z轴方向看时，贯通在Y轴方向上彼此相邻的2个WL之间的间隙。BL的阵列的特性在后面详细说明。
每个GBL沿Y轴方向延伸。多个GBL被布置成沿X轴方向排列，对于布置成沿Y轴方向排列的每组多个BL，设置一个GBL。所述多个GBL分别通过晶体管TR的源极和漏极，耦接到对应的多个BL。
这里，在各个层级中，在布置成沿Y轴方向排列的多个WL之中，偶数编号的多个WL通过左侧耦接器CLl相互电气耦接，并构成左侧梳齿配线Col的梳齿。在各个层级中，梳齿配线Col包括左侧多个WL(WLl)和左侧耦接器CLl。例如，在第一层级中，梳齿配线Col(1)包括多个WLl(1)(例如，对应于偶数编号的WL的8个WL<2k>(k＝1～8))和耦接器CLl(1)。耦接器CLl对应于本公开的“第二耦接器”的具体例子。梳齿配线Col对应于本公开的“第二梳齿配线”的具体例子。
在各个层级中，在布置成沿Y轴方向排列的多个WL之中，奇数编号的多个WL通过右侧耦接器CLr相互电气耦接，并构成右侧梳齿配线Cor的梳齿。在各个层级中，梳齿配线Cor包括右侧多个WL(WLr)和右侧耦接器CLr。例如，在第一层级中，梳齿配线Cor(1)包括多个WLr(1)(例如，对应于奇数编号的WL的9个WL<2k-1>(k＝1～9))和耦接器CLr(1)。耦接器CLr对应于本公开的“第一耦接器”的具体例子。梳齿配线Cor对应于本公开的“第一梳齿配线”的具体例子。
在多个梳齿配线Cor中，相互耦接多个WLr的各个耦接器CLr在X轴方向的长度随着离电路基板20A的距离的增大而减小；从而，多个耦接器CLr是阶梯状布置的。在多个梳齿配线Col中，相互耦接多个WLl的各个耦接器CLl在X轴方向的长度随着离电路基板20A的距离的增大而减小；从而，多个耦接器CLl是阶梯状布置的。
驱动电路20被配置成在多个SG之中，同时选择彼此不相邻的多个SG，从而能够访问多个存储器单元MC。具体地，驱动电路20包括驱动多个GBL的GBL驱动器21(第一驱动电路)、驱动多个WL的WL驱动器22(第二驱动电路)、和驱动多个SG的SG驱动器23(第三驱动电路)。
GBL驱动器21基于存储器控制器300的控制，从多个GBL中选择多个GBL。GBL驱动器21例如包括把待写入存储器单元MC的值暂时保存于其中的写入锁存器21C，和判定并输出记录在存储器单元MC中的值的感测放大器21B。GBL驱动器21例如还包括取决于操作模式(读出、写入等)和待写入的值，切换和供给施加于选择/非选择的GBL的电压的电压选择电路21D。电压选择电路21D例如基于从写入锁存器21C输入的写入数据Wdata，决定要施加于GBL的电压。GBL驱动器21例如还包括从多个GBL中选择某些GBL，并把从电压选择电路21D供给的电压施加于选择的GBL，以及把预定的固定电压施加于非选择的GBL的多工器21A。
WL驱动器22基于存储器控制器300的控制，向WL施加预定电压。WL驱动器22例如包括取决于操作模式(读出、写入等)和待写入的值，切换和供给施加于选择/非选择的WL的电压的电压选择电路22B。WL驱动器22例如还包括从多个WL中选择某些WL，并把从电压选择电路22B供给的电压施加于选择的WL，以及把预定的固定电压施加于非选择的WL的多工器22A。
SG驱动器23基于存储器控制器300的控制，从多个SG中选择多个SG。SG驱动器23例如包括取决于操作模式(读出、写入等)和待写入的值，切换和供给施加于选择/非选择的SG的电压的电压选择电路23B。SG驱动器23例如还包括从多个SG中选择某些SG，并把从电压选择电路23B供给的电压施加于选择的SG，以及把预定的固定电压施加于非选择的SG的多工器23A。
驱动电路20包括电气耦接到存储器单元阵列10的电路基板20A。电路基板20A设有例如GBL驱动器21、2个WL驱动器22和SG驱动器23。GBL驱动器21通过耦接器21a，电气耦接到BGL。GBL驱动器21被布置在例如与GBL相对的位置。WL驱动器22之一(WL驱动器22R)通过耦接器22a和耦接器11，电气耦接到梳齿配线Cor的耦接器CLr，并设置在例如在X轴方向上与GBL驱动器21相邻的位置。另一个WL驱动器22(22L)通过耦接器22b和耦接器12，电气耦接到梳齿配线Col的耦接器CLl，并设置在例如在X轴方向上在与WL驱动器22(22R)相反侧的邻近GBL驱动器21的位置。SG驱动器23通过耦接器23a，电气耦接到SG。SG驱动器23设置在例如在X轴方向上在与GBL驱动器21相反侧的邻近WL驱动器22(22R)的位置。
耦接器11是设置在存储器单元阵列10中的配线，并耦接到梳齿配线Cor的耦接器CLr。耦接器12是设置在存储器单元阵列10中的配线，并耦接到梳齿配线Col的耦接器CLl。
耦接器11包括多个耦接配线11A(第一耦接配线)、多个耦接配线11B(第三耦接配线中的一些)和多个耦接配线11C(第四耦接配线)。所述多个耦接配线11A电气耦接到多个CLr在X轴方向的端缘，沿Z轴方向延伸，并被布置成沿与X轴方向和Y轴方向两者相交的方向排列。所述多个耦接配线11B电气耦接到WL驱动器22(22R)，沿Z轴方向延伸，并被布置成沿Y轴方向排列。所述多个耦接配线11C沿X轴方向延伸，被布置成沿Y轴方向排列，并将所述多个耦接配线11A和所述多个耦接配线11B相互电气耦接。换句话说，耦接器11是以致耦接多个CLr和WL驱动器22(22R)的各个配线长度大致一致地形成的。
耦接器12包括多个耦接配线12A(第二耦接配线)、多个耦接配线12B(第三耦接配线中的一些)和多个耦接配线12C(第五耦接配线)。所述多个耦接配线12A电气耦接到多个CLl在X轴方向的端缘，沿Z轴方向延伸，并被布置成沿与X轴方向和Y轴方向两者相交的方向排列。所述多个耦接配线12B电气耦接到WL驱动器22(22L)，沿Z轴方向延伸，并被布置成沿Y轴方向排列。所述多个耦接配线12C沿X轴方向延伸，被布置成沿Y轴方向排列，并将所述多个耦接配线12A和所述多个耦接配线12B相互电气耦接。换句话说，耦接器12是以致耦接多个CLl和WL驱动器22(22L)的各个配线长度大致一致地形成的。
图8示意图解说明存储器单元阵列10的配线的布局的例子。图9示意图解说明按照比较例的存储器单元阵列的配线的布局。要注意的是在图8和9中，为了便于说明，便利地把SG和GBL布置在WL之上。
存储器单元阵列10被配置成当在所述多个存储器单元MC之中，其对应的GBL和WL彼此不同的多个存储器单元MC'同时被访问时，允许对所述多个存储器单元MC'的同时访问，而不允许对与所述存储器单元MC'共享的GBL对应的存储器单元MC的同时访问。存储器单元MC'对应于本公开的“第一存储器单元”的具体例子。
具体地，多个BL被布置成沿X轴方向，以两倍于多个GBL的阵列间距的大小等间隔地排列，且沿Y轴方向，以两倍于多个WL的阵列间距的大小等间隔地排列。此外，与彼此相邻的2个GBL对应的多个BL被布置成在XY平面中交错(即，呈Z字形)。另外，存储器单元阵列10还包括电气耦接多个SG之中的彼此不相邻的2个SG的多个耦接器SH(例如，SH0～SH7)。从而，通过驱动电路20同时选择2个GBL，并且同时选择多个SG之中的彼此不相邻的2个SG，可以同时访问多个存储器单元MC之中的其对应GBL和WL彼此不同的2个存储器单元MC'，且与由存储器单元MC'共享的GBL对应的存储器单元MC不会同时被访问。例如，当选择GBL<6>和GBL<13>，并且通过耦接器SH2选择2个SG<2>时，可以只访问与GBL<6>和SG<2>之一彼此相交的点对应的存储器单元MC'，和与GBL<13>和另一个SG<2>彼此相交的点对应的存储器单元MC'。于是，可以在不将访问电流集中在一个WL的情况下，访问这2个存储器单元MC'。
同时，在按照比较例的存储器单元阵列中，多个BL被布置成沿X轴方向，以与多个GBL的阵列间距相同的大小等间隔地排列，且沿Y轴方向，以与多个WL的阵列间距相同的大小等间隔地排列。因而，例如，如图9中图解所示，流入存储器单元MC'的访问电流集中在一个WL中。要注意的是，在按照比较例的存储器单元阵列中，在其对应WL彼此不同的多个存储器单元MC'被访问的情况下，与由存储器单元MC'共享的GBL对应的存储器单元MC也同时被访问。从而，在按照比较例的存储器单元阵列中，不能访问其对应WL彼此不同的2个存储器单元MC'。
[效果]
下面，说明按照本实施例的存储器装置200的效果。
对近年来受到关注的垂直3D ReRAM的挑战是增大字线的叠层数，从而扩大单位面积的容量，和实现低成本的存储器装置。从位线的制造容易性的观点来看，优选使字线尽可能地薄。然而，如果使字线较薄，那么这会导致薄层电阻值增大，访问存储器单元时的字线的电压的降低会成为设计约束。
同时，在按照本实施例的存储器装置200中，存储器单元阵列10被配置成当在所述多个存储器单元MC之中，其对应的GBL和WL彼此不同的多个存储器单元MC'同时被访问时，允许对所述多个存储器单元MC'的同时访问，而不允许对与由所述存储器单元MC'共享的GBL对应的存储器单元MC的同时访问。具体地，多个BL被布置成沿X轴方向，以两倍于多个GBL的阵列间距的大小等间隔地排列，且沿Y轴方向，以两倍于多个WL的阵列间距的大小等间隔地排列。此外，与彼此相邻的2个GBL对应的多个BL被布置成在XY平面中交错(即，呈Z字形)。另外，存储器单元阵列10还包括电气耦接多个SG之中的彼此不相邻的2个SG的多个耦接器SH(例如，SH0～SH7)。从而，可以在不将访问电流集中在一个WL的情况下，访问多个存储器单元MC'。从而，可以抑制WL的电压的降低，并实现高访问速度。
此外，在按照本实施例的存储器装置200中，在各个层级中，偶数编号的多个WL(WLl)通过耦接器CLl相互电气耦接，并构成梳齿配线Col的梳齿。此外，在各个层级中，奇数编号的多个WL(WLr)通过耦接器CLr相互电气耦接，并构成梳齿配线Cor的梳齿。从而，可以减少WL驱动器22实际驱动的WL的数量，于是，可以减小WL驱动器22的电路规模。
此外，在按照本实施例的存储器装置200中，电气耦接多个SG之中的彼此不相邻的2个SG的多个耦接器SH设置在存储器单元阵列10中。从而，可以减少SG驱动器23实际驱动的SG的数量，于是，可以减小SG驱动器23的电路规模。
此外，在按照本实施例的存储器装置200中，所述多个耦接器CLr是阶梯状布置的，所述多个耦接器CLl是阶梯状布置的。此外，耦接器11是以致耦接多个CLr和WL驱动器22(22R)的各个配线长度大致一致地形成的，耦接器12是以致耦接多个CLl和WL驱动器22(22L)的各个配线长度大致一致地形成的。从而，可以使从WL驱动器22供给WL的各个电压值一致，于是，可以抑制WL之中，取决于离WL的端部的距离的电压值的变化。
<2.第一实施例的变形例>
下面，说明按照上述实施例的存储器单元阵列10的变形例。要注意的是在下面，与上述实施例公共的组件被赋予与上述实施例中的组件相同的附图标记。此外，主要说明与上述实施例不同的组件，与上述实施例公共的组件的说明被适当省略。
[变形例A]
图10图解说明按照上述实施例的存储器单元阵列10的变形例。按照本变形例的存储器单元阵列10对应于按照上述实施例的存储器单元阵列10的变形，其中省略了耦接器SH。这种情况下，驱动电路20在多个SG之中，同时选择彼此不相邻的多个(例如，2个)SG。当在多个存储器单元MC之中，其对应的GBL和WL彼此不同的多个存储器单元MC'同时被访问时，这允许对所述多个存储器单元MC'的同时访问，而不允许对与所述存储器单元MC'共享的GBL对应的存储器单元MC的同时访问。例如，当选择GBL<6>和GBL<13>，并且选择SG<3>和SG<8>时，可以访问与GBL<6>和SG<6>彼此相交的点对应的存储器单元MC'，和与GBL<13>和SG<8>彼此相交的点对应的存储器单元MC'。于是，和上述实施例一样，可以抑制WL的电压的降低，实现高访问速度。
[变形例B]
图11图解说明按照上述实施例的存储器单元阵列10的变形例。按照本变形例的存储器单元阵列10被配置成当在多个存储器单元MC之中，其对应的GBL和WL彼此不同的3个存储器单元MC'同时被访问时，允许对所述3个存储器单元MC'的同时访问，而不允许对与所述存储器单元MC'共享的GBL对应的存储器单元MC的同时访问。
具体地，多个BL被布置成沿X轴方向，以三倍于多个GBL的阵列间距的大小等间隔地排列，并沿Y轴方向，以三倍于多个WL的阵列间距的大小等间隔地排列。此外，与彼此相邻的3个GBL对应的多个BL被布置成在XY平面中交错。另外，存储器单元阵列10还包括电气耦接多个SG之中的彼此不相邻的3个SG的多个耦接器SH(例如，SH0～SH5)。从而，例如，当选择GBL<4>、GBL<6>和GBL<8>，并且通过耦接器SH1选择3个SG<1>时，可以访问与GBL<4>和第一个SG<1>彼此相交的点对应的存储器单元MC'、与GBL<6>和第二个SG<1>彼此相交的点对应的存储器单元MC'、和与GBL<8>和第三个SG<1>彼此相交的点对应的存储器单元MC'。于是，可以在不将访问电流集中在一个WL的情况下，访问多个存储器单元MC'。
要注意的是在本变形例中，存储器单元阵列10可被配置成当在多个存储器单元MC之中，其对应的GBL和WL彼此不同的4个或更多个存储器单元MC'同时被访问时，允许对所述4个或更多个存储器单元MC'的同时访问，而不允许对与所述存储器单元MC'共享的GBL对应的存储器单元MC的同时访问。即使在这种情况下，如同本变形例一样，也可以在不将访问电流集中在一个WL的情况下，访问多个存储器单元MC'。
[变形例C]
图12图解说明按照上述实施例的存储器单元阵列10的变形例。按照本变形例的存储器单元阵列10对应于按照上述实施例的存储器单元阵列10的变形，其中选择的耦接器SH的数量为2。在本变形例中，例如，当选择GBL<6>和GBL<8>，通过耦接器SH1选择2个SG<2>，并且通过耦接器SH6选择2个SG<6>时，可以访问与GBL<6>和第一个SG<2>彼此相交的点对应的存储器单元MC'、与GBL<13>和第二个SG<2>彼此相交的点对应的存储器单元MC'、与GBL<6>和第一个SG<6>彼此相交的点对应的存储器单元MC'、和与GBL<13>和第二个SG<6>彼此相交的点对应的存储器单元MC'。于是，在本变形例中，也可以在不将访问电流集中在一个WL的情况下，访问多个存储器单元MC'。
<3.第二实施例>
图13图解说明按照第二实施例的信息处理***的功能块的例子。该信息处理***包括主计算机100和存储器装置600。存储器装置600包括存储器控制器300、存储器单元阵列部件700和电源电路500。
主计算机100控制存储器装置600。存储器控制器300控制存储器单元阵列部件700。电源电路500向存储器单元阵列部件700供给所需的电压。
下面，说明存储器单元阵列部件700。图14图解说明存储器单元阵列部件700的功能块的例子。图15是图解说明存储器单元阵列部件700的构成例子的透视图。图16是图解说明存储器单元阵列部件700的构成例子的侧视图。图17是图解说明存储器单元阵列部件700的构成例子的剖视图。图18是图解说明存储器单元阵列部件700的构成例子的顶视图。图17图解说明沿着后面说明的第一群组G1与第二群组G2之间的边界的剖面的例子。
存储器单元阵列部件700例如包括半导体芯片。存储器单元阵列部件700包括存储器单元阵列30和驱动电路40。驱动电路40与存储器控制器300交换命令、写入数据、读取数据等。驱动电路40按照写入命令，把数据写入存储器单元阵列30中，和按照读取命令，从存储器单元阵列30读出数据。
(驱动电路40)
驱动电路40被配置成能够同时在与后面说明的第一群组G1对应的多个SG之中选择一个或多个SG，和在与后面说明的第二群组G2对应的多个SG之中选择一个或多个SG。具体地，驱动电路40包括驱动多个GBL的GBL驱动器41(第一驱动电路)、驱动多个WL的WL驱动器42(第二驱动电路)、驱动多个SG的SG驱动器23(第三驱动电路)，和写入锁存器43。
GBL驱动器41基于存储器控制器300的控制，从多个GBL中选择多个GBL。GBL驱动器41例如包括多工器21A、感测放大器21B和电压选择电路21E。例如，电压选择电路21E取决于操作模式(读出、写入等)和待写入的值，切换和供给施加于选择/非选择的GBL的电压，并且例如基于从写入锁存器43输入的写入数据Wdata，决定要施加于GBL的电压。
WL驱动器42基于存储器控制器300的控制，向WL施加预定电压。WL驱动器42例如包括多工器22A和电压选择电路22C。例如，电压选择电路22C取决于操作模式(读出、写入等)和待写入的值，切换和供给施加于选择/非选择的WL的电压，并且例如基于从写入锁存器43输入的写入数据Wdata，决定要施加于WL的电压。
写入锁存器43基于存储器控制器300的控制，把写入数据Wdata输入电压选择电路21E和22C。写入数据Wdata是关于要被写入待访问的多个存储器单元MC之中的值的数据。
驱动电路40包括电气耦接到存储器单元阵列30的电路基板40A。电路基板40A设有GBL驱动器41、2个WL驱动器42和SG驱动器23。GBL驱动器41通过耦接器41a，电气耦接到BGL。GBL驱动器41被布置在例如与GBL相对的位置。WL驱动器42(42R)通过耦接器42a和耦接器11a，电气耦接到WL(WLa)的耦接器CLr1，并通过耦接器42a和耦接器11b，电气耦接到WL(WLb)的耦接器CLr2。WL驱动器42(42R)设置在例如在X轴方向上与GBL驱动器41相邻的位置。WL驱动器42(42L)通过耦接器42b和耦接器12a，电气耦接到WL(WLc)的耦接器CLl1，并通过耦接器42b和耦接器12b，电气耦接到WL(WLd)的耦接器CLl2。WL驱动器42(42L)设置在例如在X轴方向上，在与WL驱动器42(42R)相反侧的邻近GBL驱动器41的位置。SG驱动器23通过耦接器23a，电气耦接到WL。SG驱动器23设置在例如在X轴方向上，在与GBL驱动器41相反侧的邻近WL驱动器42(42R)的位置。
(存储器单元阵列30)
存储器单元阵列30如同按照上述实施例的存储器单元阵列10一样，具有所谓的交叉点阵列结构，且在每个交叉点处包含一个阻变存储器单元MC。存储器单元阵列30对应于按照上述实施例的存储器单元阵列10的变形，其中梳齿配线Cor和梳齿配线Col在Y轴方向被分成2个。存储器单元阵列30包括在右侧，布置成沿Y轴方向排列的2个梳齿配线Cor1和Cor2，以及在左侧，布置成沿Y轴方向排列的2个梳齿配线Col1和Col2。
具体地，在每个层级，布置成沿Y轴方向排列的多个(m)WL被分成包含第一个到第k个的多个WL的第一群组G1，和包含第(k+1)个到第m个的多个WL的第二群组G2。此时，属于第一群组G1的偶数编号的多个WL(WLc)构成由左侧耦接器CLl1相互电气耦接的梳齿配线Col1(第三梳齿配线)的梳齿。属于第一群组G1的奇数编号的多个WL(WLa)构成由右侧耦接器CLr1相互电气耦接的梳齿配线Cor1(第四梳齿配线)的梳齿。属于第二群组G2的偶数编号的多个WL(WLd)构成由左侧耦接器CLl2相互电气耦接的梳齿配线Col2(第五梳齿配线)的梳齿。属于第二群组G2的奇数编号的多个WL(WLb)构成由右侧耦接器CLr2相互电气耦接的梳齿配线Cor2(第六梳齿配线)的梳齿。
要注意的是，图18图解说明其中属于第一群组G1的偶数编号的多个WL(WLc)为4个WL<2k>(k＝1～4)；同样地，属于第一群组G1的奇数编号的多个WL(WLa)为5个WL<2k-1>(k＝1～5)的情况。另外，图18图解说明其中属于第二群组G2的偶数编号的多个WL(WLd)为4个WL<2k>(k＝5～8)；同样地，属于第二群组G2的奇数编号的多个WL(WLb)为4个WL<2k-1>(k＝6～9)的情况。
在多个梳齿配线Cor1中，相互耦接多个WL(WLa)的各个耦接器CLr1在X轴方向的长度随着离电路基板40A的距离的增大而减小；从而，多个耦接器CLr1是阶梯状布置的。在多个梳齿配线Cor2中，相互耦接多个WL(WLb)的各个耦接器CLr2在X轴方向的长度随着离电路基板40A的距离的增大而减小；从而，多个耦接器CLr2是阶梯状布置的。
在多个梳齿配线Col1中，相互耦接多个WL(WLc)的各个耦接器CLl1在X轴方向的长度随着离电路基板40A的距离的增大而减小；从而，多个耦接器CLl1是阶梯状布置的。在多个梳齿配线Col2中，相互耦接多个WL(WLd)的各个耦接器CLl2在X轴方向的长度随着离电路基板40A的距离的增大而减小；从而，多个耦接器CLl2是阶梯状布置的。
存储器单元阵列30包括用于梳齿配线Cor1的耦接器11a，和用于梳齿配线Cor2的耦接器11b。存储器单元阵列30还包括用于梳齿配线Col1的耦接器12a，和用于梳齿配线Col2的耦接器12b。
耦接器11a包括多个耦接配线11aA(第七耦接配线)、多个耦接配线11aB(第十耦接配线中的一些)和多个耦接配线11aC(第十二耦接配线)。所述多个耦接配线11aA电气耦接到多个CLr1在X轴方向的端缘，沿Z轴方向延伸，并被布置成沿与X轴方向和Y轴方向两者相交的方向排列。所述多个耦接配线11aB电气耦接到WL驱动器22(22R)，沿X轴方向延伸，并被布置成沿Y轴方向排列。所述多个耦接配线11aC沿X轴方向延伸，被布置成沿Y轴方向排列，并将所述多个耦接配线11aA和所述多个耦接配线11aB相互电气耦接。换句话说，耦接器11a是以致耦接多个CLr1和WL驱动器22(22R)的各个配线长度大致一致地形成的。
耦接器11b包括多个耦接配线11bA(第九耦接配线)、多个耦接配线11bB(第十耦接配线中的一些)和多个耦接配线11bC(第十四耦接配线)。所述多个耦接配线11bA电气耦接到多个CLr2在X轴方向的端缘，沿Z轴方向延伸，并被布置成沿与X轴方向和Y轴方向两者相交的方向排列。所述多个耦接配线11bB电气耦接到WL驱动器22(22R)，沿X轴方向延伸，并被布置成沿Y轴方向排列。所述多个耦接配线11bC沿X轴方向延伸，被布置成沿Y轴方向排列，并将所述多个耦接配线11bA和所述多个耦接配线11bB相互电气耦接。换句话说，耦接器11b是以致耦接多个CLr2和WL驱动器22(22R)的各个配线长度大致一致地形成的。
耦接器12a包括多个耦接配线12aA(第六耦接配线)、多个耦接配线12aB(第十耦接配线中的一些)和多个耦接配线12aC(第十一耦接配线)。所述多个耦接配线12aA电气耦接到多个CLl1在X轴方向的端缘，沿Z轴方向延伸，并被布置成沿与X轴方向和Y轴方向两者相交的方向排列。所述多个耦接配线12aB电气耦接到WL驱动器22(22L)，沿X轴方向延伸，并被布置成沿Y轴方向排列。所述多个耦接配线12aC沿X轴方向延伸，被布置成沿Y轴方向排列，并将所述多个耦接配线12aA和所述多个耦接配线12aB相互电气耦接。换句话说，耦接器12a是以致耦接多个CLl1和WL驱动器22(22L)的各个配线长度大致一致地形成的。
耦接器12b包括多个耦接配线12bA(第八耦接配线)、多个耦接配线12bB(第十耦接配线中的一些)和多个耦接配线12bC(第十三耦接配线)。所述多个耦接配线12bA电气耦接到多个CLl2在X轴方向的端缘，沿Z轴方向延伸，并被布置成沿与X轴方向和Y轴方向两者相交的方向排列。所述多个耦接配线12bB电气耦接到WL驱动器22(22L)，沿X轴方向延伸，并被布置成沿Y轴方向排列。所述多个耦接配线12bC沿X轴方向延伸，被布置成沿Y轴方向排列，并将所述多个耦接配线12bA和所述多个耦接配线12bB相互电气耦接。换句话说，耦接器12b是以致耦接多个CLl2和WL驱动器22(22L)的各个配线长度大致一致地形成的。
图19示意图解说明存储器单元阵列30的配线的布局的例子。要注意的是在图19中，为了便于说明，便利地把SG和GBL布置在WL之上。
存储器单元阵列30被配置成当在所述多个存储器单元MC之中，其对应的GBL和WL彼此不同的多个存储器单元MC'同时被访问时，允许对所述多个存储器单元MC'的同时访问，而不允许对与所述存储器单元MC'共享的GBL对应的存储器单元MC的同时访问。
具体地，多个BL被布置成沿X轴方向，以两倍于多个GBL的阵列间距的大小等间隔地排列，并沿Y轴方向，以两倍于多个WL的阵列间距的大小等间隔地排列。此外，与彼此相邻的2个GBL对应的多个BL被布置成在XY平面中交错(即，呈Z字形)。要注意的是，存储器单元阵列30未设有上述实施例中的耦接器SH。
从而，通过驱动电路40同时选择2个GBL，并且同时选择梳齿配线Cor2和Col2侧的多个SG中的一个SG，和梳齿配线Cor1和Col1侧的多个SG中的一个SG，可以同时访问多个存储器单元MC之中的其对应GBL和WL彼此不同的2个存储器单元MC'，与存储器单元MC'共享的GBL对应的存储器单元MC不会同时被访问。例如，当选择GBL<6>和GBL<9>，并且选择2个SG<2>时，可以只访问与GBL<6>和SG<2>之一彼此相交的点对应的存储器单元MC'，和与GBL<9>和另一个SG<2>彼此相交的点对应的存储器单元MC'。于是，可以在不将访问电流集中在一个WL的情况下，访问这2个存储器单元MC'。
[效果]
下面，说明按照本实施例的存储器装置600的效果。
在按照本实施例的存储器装置600中，存储器单元阵列30被配置成当在所述多个存储器单元MC之中，其对应的GBL和WL彼此不同的多个存储器单元MC'同时被访问时，允许对所述多个存储器单元MC'的同时访问，而不允许对与所述存储器单元MC'共享的GBL对应的存储器单元MC的同时访问。具体地，多个BL被布置成沿X轴方向，以两倍于多个GBL的阵列间距的大小等间隔地排列，且沿Y轴方向，以两倍于多个WL的阵列间距的大小等间隔地排列。此外，与彼此相邻的2个GBL对应的多个BL被布置成在XY平面中交错(即，呈Z字形)。另外，布置成沿Y轴方向排列的2个梳齿配线Cor1和Cor2设置在右侧，布置成沿Y轴方向排列的2个梳齿配线Col1和Col2设置在左侧。从而，可以在不将访问电流集中在一个WL上的情况下，访问多个存储器单元MC'。从而，可以抑制WL的电压的降低，和实现高访问速度。
此外，在按照本实施例的存储器装置600中，驱动电路40被配置成能够同时选择对应于第一群组G1的多个SG之中的一个或多个SG，和对应于第二群组G2的多个SG之中的一个或多个SG。从而，可以在不将访问电流集中在一个WL的情况下，访问多个存储器单元MC'。从而，可以抑制WL的电压的降低，实现高访问速度。
此外，在按照本实施例的存储器装置600中，所述多个耦接器CLr1是阶梯状布置的；所述多个耦接器CLl1是阶梯状布置的；所述多个耦接器CLr2是阶梯状布置的；所述多个耦接器CLl2是阶梯状布置的。此外，耦接器11a是以致耦接多个CLr1和WL驱动器22(22R)的各个配线长度大致一致地形成的，耦接器12a是以致耦接多个CLl1和WL驱动器22(22L)的各个配线长度大致一致地形成的。耦接器11b是以致耦接多个CLr2和WL驱动器22(22R)的各个配线长度大致一致地形成的，耦接器12b是以致耦接多个CLl2和WL驱动器22(22L)的各个配线长度大致一致地形成的。从而，可以使从WL驱动器22供给WL的各个电压值一致，于是，可以抑制WL之中，取决于离WL的端部的距离的电压值的变化。
<4.第二实施例的变形例>
下面，说明按照第二实施例的存储器单元阵列30的变形例。在按照第二实施例的存储器单元阵列30中，梳齿配线Cor2和Col2侧的多个SG之中的多个SG，以及梳齿配线Cor1和Col1侧的多个SG之中的多个SG可同时被选择。例如，驱动电路40同时选择4个GBL，并且同时选择梳齿配线Cor2和Col2侧的多个SG之中的2个SG，以及梳齿配线Cor1和Col 1侧的多个SG之中的2个SG。这使得可以同时访问多个存储器单元MC之中，在梳齿配线Cor2和Col2侧，其对应GBL和WL彼此不同的2个存储器单元MC'。此外，可以同时访问多个存储器单元MC之中，在梳齿配线Cor1和Col1侧，其对应GBL和WL彼此不同的2个存储器单元MC'。此时，与存储器单元MC'共享的GBL对应的存储器单元MC不会同时被访问。于是，可以在不将访问电流集中在一个WL的情况下，访问这4个存储器单元MC'。从而，可以抑制WL的电压的降低，实现高访问速度。
<5.第三实施例>
[构成]
图20图解说明按照第三实施例的信息处理***的功能块的例子。该信息处理***包括主计算机100和存储器装置800。存储器装置800包括存储器控制器300、存储器单元阵列部件900和电源电路500。
主计算机100控制存储器装置800。存储器控制器300控制存储器单元阵列部件900。电源电路500向存储器单元阵列部件900供给所需的电压。
随后，说明存储器单元阵列部件900。图21图解说明存储器单元阵列部件900的功能块的例子。存储器单元阵列部件900例如包括半导体芯片。存储器单元阵列部件900包括存储器单元阵列50和驱动电路60。驱动电路60与存储器控制器300交换命令、写入数据、读取数据等。驱动电路60按照写入命令，把数据写入存储器单元阵列50中，并按照读取命令，从存储器单元阵列50读出数据。
驱动电路60被配置成能够同时访问多个存储器单元MC之中，其对应GBL被相互共享，并且对应的WL彼此不同的多个存储器单元MC。具体地，驱动电路60包括驱动多个GBL的GBL驱动器61、驱动多个WL的WL驱动器22，和驱动多个SG的SG驱动器63。
GBL驱动器61基于存储器控制器300的控制，从所述多个GBL中选择多个GBL。GBL驱动器61例如包括多工器21A、感测放大器21B和电压选择电路21D。SG驱动器63基于存储器控制器300的控制，从所述多个SG中选择多个SG。SG驱动器63例如包括多工器23A、电压选择电路23B和写入锁存器23C。写入锁存器23C在其中暂时保存待写入存储器单元MC的值。电压选择电路23B取决于操作模式(读出、写入等)和待写入的值，切换和供给施加于选择/非选择的SG的电压，并且例如基于从写入锁存器23C输入的写入数据Wdata，决定要施加于SG的电压。
图22示意图解说明存储器单元阵列50的配线的布局的例子。要注意的是在图22中，为了便于说明，便利地把SG和GBL布置在WL之上。存储器单元阵列50对应于按照第一实施例的存储器单元阵列10的变形，其中BL的布置有所不同。具体地，多个BL被布置成沿X轴方向，以与多个GBL的阵列间距相等的间距排列，且沿Y轴方向，以与多个WL的阵列间距相等的间距排列。
[效果]
下面，说明按照本实施例的存储器装置800的效果。
在按照本实施例的存储器装置800中，多个BL被布置成沿X轴方向，以与多个GBL的阵列间距相等的间距排列，且沿Y轴方向，以与多个WL的阵列间距相等的间距排列。此外，在所述多个存储器单元MC之中，其对应GBL被相互共享，并且对应的WL彼此不同的多个存储器单元MC被驱动电路60同时访问。从而，可以在不将访问电流集中在一个WL的情况下，访问多个存储器单元MC'。从而，可以抑制WL的电压的降低，实现高访问速度。
在按照本实施例的存储器装置800中，与按照上述实施例的存储器装置200和600相比，可以减少GBL的配线的数量以及晶体管TR的数量；于是，可以减小存储器装置800的电路规模。
<6.第四实施例>
[构成]
图23图解说明按照第四实施例的信息处理***中的存储器单元阵列的功能块的例子。图24是图解说明按照本实施例的存储器单元阵列的构成例子的剖视图。按照本实施例的存储器单元阵列包括布置成沿X轴方向排列的多个存储器单元阵列10。所述多个存储器单元阵列10被布置成以致耦接线11彼此相邻，并且耦接线12彼此相邻。
访问多个存储器单元阵列10的驱动电路20包括多个GBL驱动器21；对于每个存储器单元阵列10，设置一个GBL驱动器21。驱动电路20还包括驱动耦接到其耦接线11彼此相邻的2个存储器单元阵列10的各个耦接线11的多个WL的WL驱动器22，和驱动耦接到其耦接线12彼此相邻的2个存储器单元阵列10的各个耦接线12的多个WL的WL驱动器22。驱动电路20还包括驱动耦接到排成一行的多个存储器单元阵列10之中，布置在一端的存储器单元阵列10的耦接线12的多个WL的WL驱动器22，和驱动耦接到排成一行的多个存储器单元阵列10之中，布置在另一端的存储器单元阵列10的耦接线11的多个WL的WL驱动器22。驱动电路20还包括驱动包含在所有存储器单元阵列20中的多个SG的SG驱动器23。
这里，GBL驱动器21都布置在与包含在对应存储器单元阵列10中的多个GBL相对的位置。WL驱动器22都布置在X轴方向上，与GBL驱动器21相邻的位置。SG驱动器23被布置在例如在X轴方向上，在与GBL驱动器21相反侧的邻近WL驱动器22的位置。按照这种方式布置所述多个存储器单元阵列10和驱动电路20，与漫无目的地布置它们的情况相比，这使得可以减小电路面积。
要注意的是如图25和26中图解所示，可以按照每个存储器单元阵列10一个SG驱动器23的方式，设置多个SG驱动器23。此时，各个SG驱动器23例如布置在X轴方向上，与GBL驱动器21相邻，并且在X轴方向上，在与GBL驱动器21相反侧相邻的位置。即使在这种布置的情况下，与漫无目的地布置它们的情况相比，也可以减小电路面积。
上面利用一些实施例及其变形例，说明了本技术；然而，本公开不限于上述实施例等，可以按各种方式进行修改。要注意的是记载在本说明书中的效果仅仅是例子。本公开的效果不限于记载在本说明书中的那些效果。本公开可具有除记载在本说明书中的效果之外的其他效果。
此外，例如，本公开可以具有以下构成。
(1)一种存储器装置，包括：
存储器单元阵列；和
访问所述存储器单元阵列的驱动电路，
所述存储器单元阵列包括
多个第一配线，所述多个第一配线沿第一方向延伸，并被布置成沿与所述第一方向正交的第二方向，和沿与所述第一方向及第二方向正交的第三方向排列，
多个第二配线，所述多个第二配线沿所述第一方向延伸，并被布置成沿所述第二方向排列，
多个第三配线，所述多个第三配线沿所述第三方向延伸，并被布置成沿所述第一方向和第二方向排列，还被布置成当从所述第三方向看时，贯通在所述第二方向上彼此相邻的2个第一配线之间的间隙，
多个阻变存储器单元，在所述第三配线和第一配线彼此相对的各个点，分别设置一个存储器单元，
多个晶体管，所述多个晶体管每一个的栅极都耦接到对应的第二配线，对于所述第三配线每一个，设置一个晶体管，和
多个第四配线，所述多个第四配线沿所述第二方向延伸，并被布置成沿所述第一方向排列，对于布置成沿所述第二方向排列的多个第三配线，设置一个第四配线，并且所述第四配线分别通过所述晶体管，耦接到对应的多个第三配线，
其中当在所述多个存储器单元之中，其对应的第四配线和第一配线彼此不同的多个第一存储器单元同时被访问时，在不同时访问与由各所述第一存储器单元共享的第四配线对应的所述存储器单元的情况下，所述存储器单元阵列允许同时访问多个第一存储器单元。
(2)按照(1)所述的存储器装置，其中所述多个第三配线被布置成沿第一方向，以n倍于所述多个第四配线的阵列间距的大小的等间隔排列，以及沿第二方向，以n倍于所述多个第一配线的阵列间距的大小的等间隔排列，n是等于或大于2的整数。
(3)按照(1)或(2)所述的存储器装置，其中
在布置成沿第二方向排列的所述多个第一配线之中，偶数编号的多个第一配线相互电气耦接，并构成第一梳齿配线的梳齿，以及
在布置成沿第二方向排列的所述多个第一配线之中，奇数编号的多个第一配线相互电气耦接，并构成第二梳齿配线的梳齿。
(4)按照(1)或(2)所述的存储器装置，其中
布置成沿第二方向排列的所述多个第一配线被分成包含第一个到第k个的多个第一配线的第一群组，和包含第(k+1)个到第m个的多个第一配线的第二群组，
属于所述第一群组的偶数编号的多个第一配线构成相互电气耦接的第三梳齿配线的梳齿，
属于所述第一群组的奇数编号的多个第一配线构成相互电气耦接的第四梳齿配线的梳齿，
属于所述第二群组的偶数编号的多个第一配线构成相互电气耦接的第五梳齿配线的梳齿，以及
属于所述第二群组的奇数编号的多个第一配线构成相互电气耦接的第六梳齿配线的梳齿。
(5)按照(1)-(3)任意之一所述的存储器装置，其中所述存储器单元阵列还包括电气耦接所述多个第二配线中的彼此不相邻的多个第二配线的多个耦接器。
(6)按照(1)-(3)任意之一所述的存储器装置，其中所述驱动电路同时选择所述多个第二配线中的彼此不相邻的多个第二配线。
(7)按照(4)所述的存储器装置，其中所述驱动电路同时选择对应于所述第一群组的多个第二配线中的一个或多个第二配线，和对应于所述第二群组的多个第二配线中的一个或多个第二配线。
(8)按照(1)-(3)任意之一所述的存储器装置，还包括电路基板，所述电路基板包括所述驱动电路，并且电气耦接到所述存储器单元阵列，
其中在多个第一梳齿配线中，相互耦接多个第一配线的第一耦接器在所述第一方向上的长度随着离所述电路基板的距离的增大而减小，从而多个第一耦接器是阶梯状布置的，
在多个第二梳齿配线中，相互耦接多个第一配线的第二耦接器在所述第一方向上的长度随着离所述电路基板的距离的增大而减小，从而多个第二耦接器是阶梯状布置的，以及
所述存储器单元阵列包括：
多个第一耦接配线，所述多个第一耦接配线电气耦接到所述多个第一耦接器在所述第一方向上的端缘，沿所述第三方向延伸，并被布置成沿与所述第一方向和第二方向相交的方向排列；
多个第二耦接配线，所述多个第二耦接配线电气耦接到所述多个第二耦接器在所述第一方向上的端缘，沿所述第三方向延伸，并被布置成沿与所述第一方向和第二方向相交的方向排列；
多个第三耦接配线，所述多个第三耦接配线电气耦接到所述驱动电路，沿所述第三方向延伸，并被布置成沿所述第二方向排列；
多个第四耦接配线，所述多个第四耦接配线将所述多个第一耦接配线中的每一个和所述多个第三耦接配线中的一些中的每一个相互电气耦接；以及
多个第五耦接配线，所述多个第五耦接配线将所述多个第二耦接配线和所述多个第三耦接配线中的一些相互电气耦接。
(9)按照(4)所述的存储器装置，还包括电路基板，所述电路基板包括所述驱动电路，并且电气耦接到所述存储器单元阵列，
其中在多个第三梳齿配线中，相互耦接多个第一配线的各个第三耦接器在所述第一方向的长度随着离所述电路基板的距离的增大而减小，从而多个第三耦接器是阶梯状布置的，
在多个第四梳齿配线中，相互耦接多个第一配线的各个第四耦接器在所述第一方向的长度随着离所述电路基板的距离的增大而减小，从而多个第四耦接器是阶梯状布置的，
在多个第五梳齿配线中，相互耦接多个第一配线的各个第五耦接器在所述第一方向的长度随着离所述电路基板的距离的增大而减小，从而多个第五耦接器是阶梯状布置的，
在多个第六梳齿配线中，相互耦接多个第一配线的各个第六耦接器在所述第一方向的长度随着离所述电路基板的距离的增大而减小，从而多个第六耦接器是阶梯状布置的，和
所述存储器单元阵列包括：
多个第六耦接配线，所述多个第六耦接配线电气耦接到所述多个第三耦接器在所述第一方向的端缘，沿所述第三方向延伸，并被布置成沿与所述第一方向和第二方向相交的方向排列；
多个第七耦接配线，所述多个第七耦接配线电气耦接到所述多个第四耦接器在所述第一方向的端缘，沿所述第三方向延伸，并被布置成沿与所述第一方向和第二方向相交的方向排列；
多个第八耦接配线，所述多个第八耦接配线电气耦接到所述多个第五耦接器在所述第一方向的端缘，沿所述第三方向延伸，并被布置成沿与所述第一方向和第二方向相交的方向排列；
多个第九耦接配线，所述多个第九耦接配线电气耦接到所述多个第六耦接器在所述第一方向的端缘，沿所述第三方向延伸，并被布置成沿与所述第一方向和第二方向相交的方向排列；
多个第十耦接配线，所述多个第十耦接配线电气耦接到所述驱动电路，沿所述第三方向延伸，并被布置成沿所述第二方向排列；
多个第十一耦接配线，所述多个第十一耦接配线将所述多个第六耦接配线和所述多个第十耦接配线中的一些相互电气耦接；
多个第十二耦接配线，所述多个第十二耦接配线将所述多个第七耦接配线和所述多个第十耦接配线中的一些相互电气耦接；
多个第十三耦接配线，所述多个第十三耦接配线将所述多个第八耦接配线和所述多个第十耦接配线中的一些相互电气耦接；和
多个第十四耦接配线，所述多个第十四耦接配线将所述多个第九耦接配线和所述多个第十耦接配线中的一些相互电气耦接。
(10)按照(1)-(3)任意之一所述的存储器装置，包括布置成沿所述第一方向排列的多个存储器单元阵列，
其中所述驱动电路包括：
控制对所述多个存储器单元阵列的访问的控制器；
第一驱动电路，所述第一驱动电路基于所述控制器的控制，从包含在作为所述多个存储器单元阵列之一的第一存储器单元阵列中的多个第四配线中，选择多个第四配线；
第二驱动电路，所述第二驱动电路基于所述控制器的控制，同时从包含在所述第一存储器单元阵列中的所述多个第一配线中，选择多个第一配线，和从包含在所述多个存储器单元阵列之中的与所述第一存储器单元阵列相邻的第二存储器单元阵列中的所述多个第一配线中，选择多个第一配线；和
第三驱动电路，所述第三驱动电路基于所述控制器的控制，同时从包含在所述第一存储器单元阵列中的所述多个第二配线中，选择多个第二配线，和从包含在所述第二存储器单元阵列中的所述多个第二配线中，选择多个第二配线，
所述第一驱动电路设置在与包含在所述第一存储器单元阵列中的所述多个第四配线相对的位置，和
所述第二驱动电路设置在所述第一方向上，与所述第一驱动电路相邻的位置。
(11)一种存储器装置：包括
存储器单元阵列；和
访问所述存储器单元阵列的驱动电路，
所述存储器单元阵列包括
多个第一配线，所述多个第一配线沿第一方向延伸，并被布置成沿与所述第一方向正交的第二方向，和沿与所述第一方向及第二方向正交的第三方向排列，
多个第二配线，所述多个第二配线沿所述第一方向延伸，并被布置成沿所述第二方向排列，
多个第三配线，所述多个第三配线沿所述第三方向延伸，并被布置成沿所述第一方向和第二方向排列，还被布置成当从所述第三方向看时，贯通在所述第二方向上彼此相邻的2个第一配线之间的间隙，
多个阻变存储器单元，在所述第三配线和第一配线彼此相对的各个点，分别设置一个存储器单元，
多个晶体管，所述多个晶体管每一个的栅极都耦接到对应的第二配线，对于所述第三配线每一个，设置一个晶体管，和
多个第四配线，所述多个第四配线沿所述第二方向延伸，并被布置成沿所述第一方向排列，对于布置成沿所述第二方向排列的多个第三配线，设置一个第四配线，所述第四配线分别通过所述晶体管，耦接到对应的多个第三配线，
其中所述驱动电路在所述多个存储器单元中，同时访问其对应的第四配线被相互共享，并且对应的第一配线彼此不同的多个第一存储器单元。
(12)按照(11)所述的存储器装置，其中所述多个第三配线被布置成沿所述第一方向，以与所述多个第四配线的阵列间距相等的间距排列，且沿所述第二方向，以与所述多个第一配线的阵列间距相等的间距排列。
本申请要求在2017年3月31日向日本专利局提交的日本专利申请JP2017-071718的优先权，该申请的整个内容通过引用包含在本文中。
本领域的技术人员应明白，根据设计要求和其它因素，可以产生各种修改、组合、子组合和变更，只要它们在所附的权利要求或其等同物的范围之内。

Claims (12)

1.一种存储器装置，包括：
存储器单元阵列；和
访问所述存储器单元阵列的驱动电路，
所述存储器单元阵列包括
多个第一配线，所述多个第一配线沿第一方向延伸，并被布置成沿与所述第一方向正交的第二方向和沿与所述第一方向及第二方向正交的第三方向排列，
多个第二配线，所述多个第二配线沿所述第一方向延伸，并被布置成沿所述第二方向排列，
多个第三配线，所述多个第三配线沿所述第三方向延伸，并被布置成沿所述第一方向和第二方向排列，并且还被布置成当从所述第三方向看时贯通在所述第二方向上彼此相邻的2个第一配线之间的间隙，
多个阻变存储器单元，在各第三配线和各第一配线彼此相对的各个点处分别设置一个阻变存储器单元，
多个晶体管，每个晶体管的栅极都耦接到对应的第二配线，对于所述第三配线中的每一个，设置一个晶体管，以及
多个第四配线，所述多个第四配线沿所述第二方向延伸，并被布置成沿所述第一方向排列，对于布置成沿所述第二方向排列的多个第三配线中的每一个，设置一个第四配线，并且所述第四配线中的每一个通过所述晶体管耦接到对应的多个第三配线，
其中当在所述多个存储器单元之中，其对应的第四配线和第一配线彼此不同的多个第一存储器单元同时被访问时，在不同时访问与由各所述第一存储器单元共享的第四配线对应的所述存储器单元的情况下，所述存储器单元阵列允许同时访问多个第一存储器单元。
2.按照权利要求1所述的存储器装置，其中所述多个第三配线被布置成沿第一方向，以n倍于所述多个第四配线的阵列间距的大小的等间隔排列，以及沿第二方向，以n倍于所述多个第一配线的阵列间距的大小的等间隔排列，n是等于或大于2的整数。
3.按照权利要求2所述的存储器装置，其中
在布置成沿第二方向排列的所述多个第一配线之中，偶数编号的多个第一配线相互电气耦接，并构成第一梳齿配线的梳齿，以及
在布置成沿第二方向排列的所述多个第一配线之中，奇数编号的多个第一配线相互电气耦接，并构成第二梳齿配线的梳齿。
4.按照权利要求2所述的存储器装置，其中
布置成沿第二方向排列的所述多个第一配线被分成包含第一个到第k个的多个第一配线的第一群组，和包含第(k+1)个到第m个的多个第一配线的第二群组，
属于所述第一群组的偶数编号的多个第一配线构成相互电气耦接的第三梳齿配线的梳齿，
属于所述第一群组的奇数编号的多个第一配线构成相互电气耦接的第四梳齿配线的梳齿，
属于所述第二群组的偶数编号的多个第一配线构成相互电气耦接的第五梳齿配线的梳齿，以及
属于所述第二群组的奇数编号的多个第一配线构成相互电气耦接的第六梳齿配线的梳齿。
5.按照权利要求3所述的存储器装置，其中所述存储器单元阵列还包括电气耦接所述多个第二配线中的彼此不相邻的多个第二配线的多个耦接器。
6.按照权利要求3所述的存储器装置，其中所述驱动电路同时选择所述多个第二配线中的彼此不相邻的多个第二配线。
7.按照权利要求4所述的存储器装置，其中所述驱动电路同时选择对应于所述第一群组的多个第二配线中的一个或多个第二配线，和对应于所述第二群组的多个第二配线中的一个或多个第二配线。
8.按照权利要求3所述的存储器装置，还包括电路基板，所述电路基板包括所述驱动电路，并且电气耦接到所述存储器单元阵列，
其中在多个第一梳齿配线中，相互耦接多个第一配线的第一耦接器在所述第一方向上的长度随着离所述电路基板的距离的增大而减小，从而多个第一耦接器是阶梯状布置的，
在多个第二梳齿配线中，相互耦接多个第一配线的第二耦接器在所述第一方向上的长度随着离所述电路基板的距离的增大而减小，从而多个第二耦接器是阶梯状布置的，以及
所述存储器单元阵列包括：
多个第一耦接配线，所述多个第一耦接配线电气耦接到所述多个第一耦接器在所述第一方向上的端缘，沿所述第三方向延伸，并被布置成沿与所述第一方向和第二方向相交的方向排列；
多个第二耦接配线，所述多个第二耦接配线电气耦接到所述多个第二耦接器在所述第一方向上的端缘，沿所述第三方向延伸，并被布置成沿与所述第一方向和第二方向相交的方向排列；
多个第三耦接配线，所述多个第三耦接配线电气耦接到所述驱动电路，沿所述第三方向延伸，并被布置成沿所述第二方向排列；
多个第四耦接配线，所述多个第四耦接配线将所述多个第一耦接配线中的每一个和所述多个第三耦接配线中的一些中的每一个相互电气耦接；以及
多个第五耦接配线，所述多个第五耦接配线将所述多个第二耦接配线中的每一个和所述多个第三耦接配线中的一些中的每一个相互电气耦接。
9.按照权利要求4所述的存储器装置，还包括电路基板，所述电路基板包括所述驱动电路，并且电气耦接到所述存储器单元阵列，
其中在多个第三梳齿配线中，相互耦接多个第一配线的第三耦接器在所述第一方向上的长度随着离所述电路基板的距离的增大而减小，从而多个第三耦接器是阶梯状布置的，
在多个第四梳齿配线中，相互耦接多个第一配线的第四耦接器在所述第一方向上的长度随着离所述电路基板的距离的增大而减小，从而多个第四耦接器是阶梯状布置的，
在多个第五梳齿配线中，相互耦接多个第一配线的第五耦接器在所述第一方向上的长度随着离所述电路基板的距离的增大而减小，从而多个第五耦接器是阶梯状布置的，
在多个第六梳齿配线中，相互耦接多个第一配线的第六耦接器在所述第一方向上的长度随着离所述电路基板的距离的增大而减小，从而多个第六耦接器是阶梯状布置的，以及
所述存储器单元阵列包括：
多个第六耦接配线，所述多个第六耦接配线电气耦接到所述多个第三耦接器在所述第一方向上的端缘，沿所述第三方向延伸，并被布置成沿与所述第一方向和第二方向相交的方向排列；
多个第七耦接配线，所述多个第七耦接配线电气耦接到所述多个第四耦接器在所述第一方向上的端缘，沿所述第三方向延伸，并被布置成沿与所述第一方向和第二方向相交的方向排列；
多个第八耦接配线，所述多个第八耦接配线电气耦接到所述多个第五耦接器在所述第一方向上的端缘，沿所述第三方向延伸，并被布置成沿与所述第一方向和第二方向相交的方向排列；
多个第九耦接配线，所述多个第九耦接配线电气耦接到所述多个第六耦接器在所述第一方向上的端缘，沿所述第三方向延伸，并被布置成沿与所述第一方向和第二方向相交的方向排列；
多个第十耦接配线，所述多个第十耦接配线电气耦接到所述驱动电路，沿所述第三方向延伸，并被布置成沿所述第二方向排列；
多个第十一耦接配线，所述多个第十一耦接配线将所述多个第六耦接配线中的每一个和所述多个第十耦接配线中的一些中的每一个相互电气耦接；
多个第十二耦接配线，所述多个第十二耦接配线将所述多个第七耦接配线中的每一个和所述多个第十耦接配线中的一些中的每一个相互电气耦接；
多个第十三耦接配线，所述多个第十三耦接配线将所述多个第八耦接配线中的每一个和所述多个第十耦接配线中的一些中的每一个相互电气耦接；以及
多个第十四耦接配线，所述多个第十四耦接配线将所述多个第九耦接配线中的每一个和所述多个第十耦接配线中的一些中的每一个相互电气耦接。
10.按照权利要求3所述的存储器装置，包括布置成沿所述第一方向排列的多个存储器单元阵列，
其中所述驱动电路包括：
控制对所述多个存储器单元阵列的访问的控制器；
第一驱动电路，所述第一驱动电路基于所述控制器的控制，驱动包含在作为所述多个存储器单元阵列之一的第一存储器单元阵列中的多个第四配线；
第二驱动电路，所述第二驱动电路基于所述控制器的控制，驱动包含在所述第一存储器单元阵列中的所述多个第一配线，和包含在所述多个存储器单元阵列之中的与所述第一存储器单元阵列相邻的第二存储器单元阵列中的多个第一配线；以及
第三驱动电路，所述第三驱动电路基于所述控制器的控制，驱动包含在所述第一存储器单元阵列中的多个第二配线，和包含在所述第二存储器单元阵列中的多个第二配线，所述第一驱动电路设置在与包含在所述第一存储器单元阵列中的所述多个第四配线相对的位置，以及
所述第二驱动电路设置在沿所述第一方向与所述第一驱动电路相邻的位置。
11.一种存储器装置：包括
存储器单元阵列；和
访问所述存储器单元阵列的驱动电路，
所述存储器单元阵列包括
多个第一配线，所述多个第一配线沿第一方向延伸，并被布置成沿与所述第一方向正交的第二方向和沿与所述第一方向及第二方向正交的第三方向排列，
多个第二配线，所述多个第二配线沿所述第一方向延伸，并被布置成沿所述第二方向排列，
多个第三配线，所述多个第三配线沿所述第三方向延伸，并被布置成沿所述第一方向和第二方向排列，以及还被布置成当从所述第三方向看时贯通在所述第二方向上彼此相邻的2个第一配线之间的间隙，
多个阻变存储器单元，在所述第三配线和第一配线彼此相对的各个点处分别设置一个阻变存储器单元，
多个晶体管，每个晶体管的栅极都耦接到对应的第二配线，对于所述第三配线中的每一个，设置一个晶体管，以及
多个第四配线，所述多个第四配线沿所述第二方向延伸，并被布置成沿所述第一方向排列，对于布置成沿所述第二方向排列的多个第三配线，设置一个第四配线，以及所述第四配线中的每一个通过所述晶体管耦接到对应的多个第三配线，其中所述驱动电路同时访问所述多个存储器单元中的其对应的第四配线被相互共享并且对应的第一配线彼此不同的多个第一存储器单元。
12.按照权利要求11所述的存储器装置，其中所述多个第三配线被布置成沿所述第一方向，以与所述多个第四配线的阵列间距相等的间距排列，以及沿所述第二方向，以与所述多个第一配线的阵列间距相等的间距排列。
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