CN110400787B - 一种硅基垂直互联结构及制备方法 - Google Patents
一种硅基垂直互联结构及制备方法 Download PDFInfo
- Publication number
- CN110400787B CN110400787B CN201910564486.4A CN201910564486A CN110400787B CN 110400787 B CN110400787 B CN 110400787B CN 201910564486 A CN201910564486 A CN 201910564486A CN 110400787 B CN110400787 B CN 110400787B
- Authority
- CN
- China
- Prior art keywords
- silicon wafer
- monocrystalline silicon
- metal
- inverted pyramid
- pits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 81
- 239000010703 silicon Substances 0.000 title claims abstract description 81
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 78
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 143
- 235000012431 wafers Nutrition 0.000 claims abstract description 141
- 239000002184 metal Substances 0.000 claims abstract description 105
- 238000000034 method Methods 0.000 claims abstract description 47
- 230000008569 process Effects 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000005530 etching Methods 0.000 claims description 33
- 238000000151 deposition Methods 0.000 claims description 21
- 238000000059 patterning Methods 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000000347 anisotropic wet etching Methods 0.000 claims description 7
- 238000001259 photo etching Methods 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 230000007797 corrosion Effects 0.000 abstract description 6
- 238000005260 corrosion Methods 0.000 abstract description 6
- 230000008021 deposition Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 37
- 238000005516 engineering process Methods 0.000 description 7
- 238000005137 deposition process Methods 0.000 description 6
- 230000008054 signal transmission Effects 0.000 description 6
- 238000009713 electroplating Methods 0.000 description 5
- 238000000708 deep reactive-ion etching Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000005570 vertical transmission Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开一种硅基垂直互联结构及制备方法,包括两片单晶硅晶圆形成的大厚度基板,两片所述单晶硅晶圆之间设置有金属键合层,上下两片所述单晶硅晶圆上设置有上下对称的倒金字塔型凹坑;所述大厚度基板的上下表面以及所述单晶硅晶圆之间的所述金属键合层均有金属布线,所述金属布线通过上下所述单晶硅晶圆上所述倒金字塔型凹坑的侧壁实现所述大厚度基板上下表面电学信号的垂直互联;本发明利用金属间键合、单晶硅各向异性腐蚀、薄膜沉积等工艺制备出大厚度硅基垂直互联结构,具有批量化、成本低以及易于实现等特征,且可实现大厚度硅基板的垂直互联。
Description
技术领域
本发明涉及封装技术领域,具体涉及一种硅基垂直互联结构及制备方法。
背景技术
随着先进封装技术的发展,***级封装技术具有的微型化和高集成化的优势使其在消费类电子、汽车电子、工业电子、军用电子等各领域都得到了广泛的应用。作为微电子工艺中最主流的半导体材料,单晶硅由于其制造精度高、成本低、批量化、易于集成等众多优点,已经逐渐发展成为***级封装技术中最有前景的基板材料之一。因此,研究单晶硅基板中的垂直互联结构对未来硅基三维封装微***结构、电性能及工艺设计都有着重要的意义。
常规的硅通孔垂直互联结构是金属填充的空心或实心圆柱形通孔。这种圆柱形硅通孔结构一般需要依次通过等离子体深硅刻蚀工艺(简称DRIE工艺)和金属电镀工艺制备而成。从技术角度看,目前DRIE工艺已经可以刻蚀深度达到数百微米的硅深孔,但后续的电镀金属填充深孔的工艺仍然无法实现数百微米深度的金属填充。主要原因在于垂直深孔的电镀极易在孔口发生夹断效应使得金属柱内部有缺陷。这也就极大地限制了金属化硅通孔的深度,从而也就限制了最终硅基板的厚度。按照当前国内的微纳加工技术水平,可以实现的带垂直互联结构的硅基板最大厚度仅为200微米~300微米。硅基板的厚度过薄一方面使其结构可靠性非常低,无法在保证结构刚度的前提下做出尺寸更大的硅基板,因而无法实现更大规模的***级封装;另一方面也使得将来多芯片在硅基板中的埋置变得十分困难。从成本角度看,DRIE深硅刻蚀工艺成本较高,且每次只能刻蚀一片晶圆,生产率无法提升,使得硅基板的成本无法随着生产数量的增加而进一步压缩。综上,目前很难实现传统圆柱形硅通孔垂直互联结构在***级封装领域的大规模应用。
鉴于上述缺陷,本发明创作者经过长时间的研究和实践终于获得了本发明。
发明内容
为解决上述技术缺陷,本发明采用的技术方案在于,提供一种硅基垂直互联结构,包括两片单晶硅晶圆形成的大厚度基板,两片所述单晶硅晶圆之间设置有金属键合层,上下两片所述单晶硅晶圆上设置有上下对称的倒金字塔型凹坑;所述大厚度基板的上下表面以及所述单晶硅晶圆之间的所述金属键合层均有金属布线,所述金属布线通过上下所述单晶硅晶圆上所述倒金字塔型凹坑的侧壁实现所述大厚度基板上下表面电学信号的垂直互联。
较佳的,两片所述单晶硅晶圆的上下表面以及所述倒金字塔型凹坑内所有侧壁均覆盖有绝缘层,所述绝缘层设置于所述金属布线和所述基板之间。
较佳的,上下两所述单晶硅晶圆均含有五个所述倒金字塔凹坑,且一一上下对应设置;一所述倒金字塔凹坑设置于其余四个所述倒金字塔凹坑的中心位置,处于中心的所述倒金字塔凹坑用于传输射频信号,周边的四个所述倒金字塔凹坑均为接地信号;所述键合金属层分为中心焊盘和周边金属两部分,所述中心焊盘连接位于中心的上下所述倒金字塔凹坑的金属薄膜,所述周边金属连接周边的上下所述倒金字塔凹坑的金属薄膜。
较佳的,一种所述硅基垂直互联结构的制备方法,包括步骤:
S1,准备一片第一单晶硅晶圆;
S2,在所述第一单晶硅晶圆的下表面沉积一层第一绝缘层;
S3,所述第一单晶硅晶圆下表面沉积键合薄膜,并对所述键合薄膜进行图形化处理,从而形成所述第一单晶硅晶圆下表面的金属图形;
S4,重复所述步骤S1~S3,形成表面带所述键合薄膜的所述第二单晶硅晶圆,将所述第一单晶硅晶圆和所述第二单晶硅晶圆键合,从而形成中间具有所述金属键合层的所述大厚度硅基板;
S5,在所述第一单晶硅晶圆的上表面形成腐蚀掩膜,并对所述第一单晶硅晶圆进行各向异性腐蚀,形成倒金字塔型凹坑;
S6,在所述第一单晶硅晶圆上表面以及所述倒金字塔凹坑的内壁沉积一层第二绝缘层;
S7,利用光刻工艺形成刻蚀掩膜,并将在所述第一单晶硅晶圆上所述倒金字塔凹坑底部位置的所述第二绝缘层去除;
S8,在所述第一单晶硅晶圆的上表面和所述倒金字塔凹坑侧壁沉积金属薄膜,并对所述金属薄膜进行图形化处理,从而形成所述第一单晶硅晶圆上表面和所述倒金字塔凹坑内的金属布线;
S9,对所述第二单晶硅晶圆重复所述步骤S5~S8,从而形成所述第二单晶硅晶圆的倒金字塔凹坑以及金属布线,最终形成大厚度硅基垂直互联结构。
较佳的,所述第一单晶硅晶圆和所述第二单晶硅晶圆的晶圆厚度设置为0.1mm~1mm。
较佳的,所述倒金字塔型凹坑的四个内侧面与水平面的夹角角度为54.74°。
较佳的,利用湿法各向异性腐蚀工艺对所述第一单晶硅晶圆和所述第二单晶硅晶圆进行深硅腐蚀,形成所述倒金字塔型凹坑。
较佳的,所述金属薄膜、所述键合薄膜的图形化均采用光刻图形化以及薄膜刻蚀工艺。
较佳的,一种所述硅基垂直互联结构的制备方法,包括步骤:
S1,准备一片第一单晶硅晶圆;
S2,所述第一单晶硅晶圆下表面沉积键合薄膜,并对所述键合薄膜进行图形化处理,从而形成所述第一单晶硅晶圆下表面的金属图形;
S3,重复所述步骤S1~S2,形成表面带所述键合薄膜的所述第二单晶硅晶圆,将所述第一单晶硅晶圆和所述第二单晶硅晶圆键合,从而形成中间具有所述金属键合层的所述大厚度硅基板;
S4,在所述第一单晶硅晶圆的上表面形成腐蚀掩膜,并对所述第一单晶硅晶圆进行各向异性腐蚀,形成倒金字塔型凹坑;
S5,在所述第一单晶硅晶圆的上表面和所述倒金字塔凹坑侧壁沉积金属薄膜,并对所述金属薄膜进行图形化处理,从而形成所述第一单晶硅晶圆上表面和所述倒金字塔凹坑内的金属布线;
S6,对所述第二单晶硅晶圆重复所述步骤S4~S5,从而形成所述第二单晶硅晶圆的倒金字塔凹坑以及金属布线,最终形成大厚度硅基垂直互联结构。
较佳的,所述第一单晶硅晶圆和所述第二单晶硅晶圆的电阻率高于1000Ω·cm。
与现有技术比较本发明的有益效果在于:本发明利用金属间键合、单晶硅各向异性腐蚀、薄膜沉积等工艺制备出大厚度硅基垂直互联结构,具有批量化、成本低以及易于实现等特征,且可实现了大厚度(大于600um)硅基板的垂直互联,克服了传统圆柱状硅通孔仅适用于薄硅基板(厚度小于300um)的缺点,在硅基***级封装有着广泛的应用前景。
附图说明
图1为本发明所述硅基垂直互联结构的截面视图;
图2为本发明所述硅基垂直互联结构的三维视图;
图3为本发明所述硅基垂直互联结构的制备工艺流程图;
图4为用于射频信号传输的所述硅基垂直互联结构俯视图;
图5为图4所示射频信号传输结构沿A-A’切开的截面图;
图6为本发明所述垂直互联结构用于OGHz~20GHz频率范围***频信号传输的S参数曲线图。
图中数字表示:
101-单晶硅晶圆;102-倒金字塔型凹坑;103-绝缘层;104-金属布线。
具体实施方式
以下结合附图,对本发明上述的和另外的技术特征和优点作更详细的说明。
实施例一
如图1、图2所示,图1为本发明所述硅基垂直互联结构的截面视图,图2为本发明所述硅基垂直互联结构的三维视图;本发明所述硅基垂直互联结构包括以两片单晶硅晶圆101通过金属间键合形成的大厚度基板,两片所述单晶硅晶圆101之间设置有金属键合层,上下两片所述单晶硅晶圆101分别利用湿法各向异性腐蚀工艺形成上下对称的倒金字塔型凹坑102。所述大厚度基板的上下表面以及所述单晶硅晶圆101之间的所述金属键合层均有金属布线104,所述金属布线104通过上下所述单晶硅晶圆101的所述倒金字塔型凹坑102的侧壁实现所述大厚度基板上下表面电学信号的垂直互联,从而形成所述大厚度基板的垂直互联结构。
较佳的,两片所述单晶硅晶圆101的上下表面以及所述倒金字塔型凹坑102内所有侧壁均覆盖有绝缘层103,起到电学信号与所述单晶硅晶圆101间的隔绝作用。如果所述单晶硅晶圆101的电阻率高于1000Ω·cm,则所述绝缘层103可以省略。
在图2中可更为清晰地展现了所述硅基垂直互联结构的所有细节。所述硅基垂直互联结构包括分为上下两层的所述单晶硅晶圆101、所述大厚度基板上下表面的所述金属布线104、具有一定图形的所述金属键合层以及上下所述单晶硅晶圆101内的所述倒金字塔凹坑102。
实施例二
如图3所示,图3为本发明所述硅基垂直互联结构的制备工艺流程图,本发明所述硅基垂直互联结构的制备方法具体包括以下步骤:
S1,准备一片第一单晶硅晶圆,所述第一单晶硅晶圆的晶圆厚度可设置为0.1mm~1mm范围内的任一数值;
S2,利用薄膜沉积工艺在所述第一单晶硅晶圆的下表面沉积一层第一绝缘层,如果所述第一单晶硅晶圆的电阻率不小于1000Ω·cm,则所述第一绝缘层可以省略;
S3,利用金属薄膜沉积工艺在所述第一单晶硅晶圆下表面沉积键合薄膜,然后利用光刻图形化以及金属薄膜刻蚀工艺实现所述键合薄膜的图形化,从而形成所述第一单晶硅晶圆下表面的金属图形;
S4,重复所述步骤S1~S3,形成表面带所述键合薄膜的所述第二单晶硅晶圆,然后利用金属间键合工艺,将所述第一单晶硅晶圆和所述第二单晶硅晶圆上的所述键合薄膜键合,从而形成中间具有所述金属键合层的所述大厚度硅基板;
S5,利用光刻图形化工艺在所述第一单晶硅晶圆的上表面形成腐蚀掩膜,然后利用湿法腐蚀工艺对所述第一单晶硅晶圆进行各向异性腐蚀,形成倒金字塔型凹坑;所述各向异性腐蚀中的腐蚀溶液可以是TMAH、KOH或其他可以对单晶硅材料进行各向异性腐蚀的溶液;
S6,利用薄膜沉积工艺在所述第一单晶硅晶圆上表面以及所述倒金字塔凹坑的内壁沉积一层第二绝缘层,以实现后续金属布线与所述第一单晶硅晶圆之间的电学隔绝;
S7,利用光刻图形化工艺形成刻蚀掩膜,然后利用薄膜刻蚀工艺将在所述第一单晶硅晶圆上所述倒金字塔凹坑底部位置的所述第二绝缘层去除;
S8,利用金属薄膜沉积工艺在所述第一单晶硅晶圆的上表面和所述倒金字塔凹坑侧壁沉积金属薄膜,然后利用光刻图形化以及金属薄膜刻蚀工艺实现所述金属薄膜的图形化,从而形成所述第一单晶硅晶圆上表面和所述倒金字塔凹坑内的金属布线;
S9,对所述第二单晶硅晶圆重复所述步骤S5~S8,从而形成所述第二单晶硅晶圆的倒金字塔凹坑以及金属布线,最终形成大厚度硅基垂直互联结构。
所述第一绝缘层和所述第二绝缘层可以是二氧化硅、氮化硅、有机物等起到绝缘作用的任意一种材料;具体沉积工艺可以是化学气相沉积、物理气相沉积、物理溅射、旋涂匀胶等任意一种工艺。
所述键合薄膜和所述金属薄膜的具体沉积工艺可以是电镀、化学镀、蒸发沉积、物理溅射等任意沉积工艺的一种;具体图形化工艺可以是等离子体反应刻蚀、离子束刻蚀、物理刻蚀、激光刻蚀等任意图形化工艺的一种。
利用金属键合工艺将两片单晶硅晶圆键合而形成大厚度硅基板,其金属键合工艺可以是金属薄膜之间的热压键合、共晶键合,也可以是金属和非金属薄膜之间的混合键合。
本发明利用晶圆级金属间键合工艺将两片所述单晶硅晶圆键合在一起;然后利用湿法各向异性腐蚀工艺分别对上下两片所述单晶硅晶圆进行深硅刻蚀,并让腐蚀凹坑均停止于所述金属键合层;接着利用电镀工艺对上下两片所述单晶硅晶圆的表面和凹坑侧壁沉积金属薄膜,最终形成上下对称的哑铃状垂直互联结构。
本发明使用金属间键合工艺将两片所述单晶硅晶圆键合在一起,从而实现中间带金属层的大厚度硅基板结构。所述金属键合层在工艺过程中可以作为后续深硅湿法腐蚀的自停止层,从而使腐蚀所得的结构高度可控。同时,所述金属键合层将连接上下所述倒金字塔凹坑内的金属薄膜,从而实现上下所述单晶硅晶圆的电学互联。
本发明使用单晶硅湿法各向异性腐蚀工艺对上下所述单晶硅晶圆进行深硅腐蚀。腐蚀所形成倒金字塔凹坑的四个内侧面与水平面呈54.74°角,而非传统圆柱形硅通孔内壁与水平面所呈的90°角,故本发明中的凹坑开口敞开,侧壁暴露的面积大。因此后续金属电镀工艺易于在所述倒金字塔凹坑的所有侧壁和底部沉积上金属薄膜,而不会发生夹断效应导致缺陷。这就极大降低了金属电镀的工艺难度。
本发明利用单晶硅湿法各向异性腐蚀工艺对上下两片所述单晶硅晶圆进行深硅腐蚀并自停止于两所述单晶硅晶圆间的所述金属键合层,且后续的金属电镀工艺并不会随着腐蚀凹坑的深度增加而使工艺难度提升。因此,整个硅通孔垂直互联结构的厚度(即硅基板厚度)就是两片所述单晶硅晶圆厚度之和。利用这种结构和工艺易于制备出大厚度(厚600微米以上)的具有垂直互联结构的硅基板。
本发明所采用的单晶硅湿法各向异性腐蚀工艺,相对于常规硅通孔所采用的DRIE等离子干法刻蚀工艺其制作成本更低,且可同时腐蚀加工大批量晶圆。因此本发明的工艺降低了硅通孔垂直互联结构的成本并提升了生产效率。
本发明利用金属间键合、单晶硅各向异性腐蚀、薄膜沉积等工艺制备出大厚度硅基垂直互联结构,具有批量化、成本低以及易于实现等特征,从而使得本发明的大厚度硅基垂直互联结构比传统的圆柱形硅通孔垂直互联结构成本要低。另一方面,单晶硅各向异性湿法腐蚀对晶圆的厚度没有限制,且本发明的硅基板由两片晶圆键合而成,从而实现了大厚度(大于600um)硅基板的垂直互联,克服了传统圆柱状硅通孔仅适用于薄硅基板(厚度小于300um)的缺点,在硅基***级封装有着广泛的应用前景。
实施例三
本发明所述硅基垂直互联结构能应用于硅基三维***级封装结构中的直流电学信号以及一定频段范围***频信号的垂直过渡传输。
如图4所示,图4位用于射频信号传输的所述硅基垂直互联结构视图。在图4中,灰色区域均覆盖有图形化的金属薄膜,具体的,所述金属薄膜包括第一金属区域105和第二金属区域106,所述第一金属区域105和所述第二金属区域106不连通;所述第一金属区域105用于传输射频信号,设置于所述第一金属区域105上的上下对称倒金字塔型通孔与所述大厚度硅基板下端面的射频信号传输线实现垂直互联。所述第二金属区域106用于接地从而实现射频信号的屏蔽和阻抗匹配的作用。在本实施例中,所述第二金属区域106上设置的四个上下对称倒金字塔型通孔与所述基板下端面的接地金属垂直互联,且所述第二金属区域106上的垂直互联通孔环形设置于所述第一金属区域105上垂直互联通孔的周边。
如图5所示,图5为图4所示射频信号传输结构沿A-A’切开的截面图。在图5中,上端面的金属引线通过所述第一金属区域105上的上下对称倒金字塔型通孔与所述基板下端面的射频信号实现垂直互联;上端面的接地金属通过所述第二金属区域106上的上下对称倒金字塔型通孔与所述基板下端面的接地金属实现垂直互联;整个射频信号垂直传输结构可以通过图3所示的工艺流程制备而成。
如图6所示,图6为本发明所述垂直互联结构用于0GHz~20GHz频率范围***频信号传输的S参数曲线图,图6中的曲线由有限元电磁仿真软件HFSS模拟而得。此曲线结果表明当射频信号频率低于12GHz时,其***损耗(S21)小于0.15dB,回波损耗(S11)大于24dB。而当频率高于12GHz时,相应的S参数指标开始恶化。因此,本发明的垂直互联结构在12GHz范围内具有良好的射频传输特性。
以上所述仅为本发明的较佳实施例,对本发明而言仅仅是说明性的,而非限制性的。本专业技术人员理解,在本发明权利要求所限定的精神和范围内可对其进行许多改变,修改,甚至等效,但都将落入本发明的保护范围内。
Claims (9)
1.一种硅基垂直互联结构,其特征在于,包括两片单晶硅晶圆形成的大厚度基板,两片所述单晶硅晶圆之间设置有金属键合层,上下两片所述单晶硅晶圆上设置有上下对称的倒金字塔型凹坑;所述大厚度基板的上下表面以及所述单晶硅晶圆之间的所述金属键合层均有金属布线,所述金属布线通过上下所述单晶硅晶圆上所述倒金字塔型凹坑的侧壁实现所述大厚度基板上下表面电学信号的垂直互联;上下两所述单晶硅晶圆均含有五个所述倒金字塔凹坑,且一一上下对应设置;一所述倒金字塔凹坑设置于其余四个所述倒金字塔凹坑的中心位置,处于中心的所述倒金字塔凹坑用于传输射频信号,周边的四个所述倒金字塔凹坑均为接地信号;所述键合金属层分为中心焊盘和周边金属两部分,所述中心焊盘连接位于中心的上下所述倒金字塔凹坑的金属薄膜,所述周边金属连接周边的上下所述倒金字塔凹坑的金属薄膜。
2.如权利要求1所述的硅基垂直互联结构,其特征在于,两片所述单晶硅晶圆的上下表面以及所述倒金字塔型凹坑内所有侧壁均覆盖有绝缘层,所述绝缘层设置于所述金属布线和所述基板之间。
3.一种如权利要求2所述的硅基垂直互联结构的制备方法,其特征在于,包括步骤:
S1,准备一片第一单晶硅晶圆;
S2,在所述第一单晶硅晶圆的下表面沉积一层第一绝缘层;
S3,所述第一单晶硅晶圆下表面沉积键合薄膜,并对所述键合薄膜进行图形化处理,从而形成所述第一单晶硅晶圆下表面的金属图形;
S4,重复所述步骤S1~S3,形成表面带所述键合薄膜的所述第二单晶硅晶圆,将所述第一单晶硅晶圆和所述第二单晶硅晶圆键合,从而形成中间具有所述金属键合层的所述大厚度硅基板;
S5,在所述第一单晶硅晶圆的上表面形成腐蚀掩膜,并对所述第一单晶硅晶圆进行各向异性腐蚀,形成倒金字塔型凹坑;
S6,在所述第一单晶硅晶圆上表面以及所述倒金字塔凹坑的内壁沉积一层第二绝缘层;
S7,利用光刻工艺形成刻蚀掩膜,并将在所述第一单晶硅晶圆上所述倒金字塔凹坑底部位置的所述第二绝缘层去除;
S8,在所述第一单晶硅晶圆的上表面和所述倒金字塔凹坑侧壁沉积金属薄膜,并对所述金属薄膜进行图形化处理,从而形成所述第一单晶硅晶圆上表面和所述倒金字塔凹坑内的金属布线;
S9,对所述第二单晶硅晶圆重复所述步骤S5~S8,从而形成所述第二单晶硅晶圆的倒金字塔凹坑以及金属布线,最终形成大厚度硅基垂直互联结构。
4.如权利要求3所述的制备方法,其特征在于,所述第一单晶硅晶圆和所述第二单晶硅晶圆的晶圆厚度设置为0.1mm~1mm。
5.如权利要求3所述的制备方法,其特征在于,所述倒金字塔型凹坑的四个内侧面与水平面的夹角角度为54.74°。
6.如权利要求3所述的制备方法,其特征在于,利用湿法各向异性腐蚀工艺对所述第一单晶硅晶圆和所述第二单晶硅晶圆进行深硅腐蚀,形成所述倒金字塔型凹坑。
7.如权利要求3所述的制备方法,其特征在于,所述金属薄膜、所述键合薄膜的图形化均采用光刻图形化以及薄膜刻蚀工艺。
8.一种如权利要求1所述的硅基垂直互联结构的制备方法,其特征在于,包括步骤:
S2,所述第一单晶硅晶圆下表面沉积键合薄膜,并对所述键合薄膜进行图形化处理,从而形成所述第一单晶硅晶圆下表面的金属图形;
S3,重复所述步骤S1~S2,形成表面带所述键合薄膜的所述第二单晶硅晶圆,将所述第一单晶硅晶圆和所述第二单晶硅晶圆键合,从而形成中间具有所述金属键合层的所述大厚度硅基板;
S4,在所述第一单晶硅晶圆的上表面形成腐蚀掩膜,并对所述第一单晶硅晶圆进行各向异性腐蚀,形成倒金字塔型凹坑;
S5,在所述第一单晶硅晶圆的上表面和所述倒金字塔凹坑侧壁沉积金属薄膜,并对所述金属薄膜进行图形化处理,从而形成所述第一单晶硅晶圆上表面和所述倒金字塔凹坑内的金属布线;
S6,对所述第二单晶硅晶圆重复所述步骤S4~S5,从而形成所述第二单晶硅晶圆的倒金字塔凹坑以及金属布线,最终形成大厚度硅基垂直互联结构。
9.如权利要求8所述的制备方法,其特征在于,所述第一单晶硅晶圆和所述第二单晶硅晶圆的电阻率高于1000Ω·cm。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910564486.4A CN110400787B (zh) | 2019-06-26 | 2019-06-26 | 一种硅基垂直互联结构及制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910564486.4A CN110400787B (zh) | 2019-06-26 | 2019-06-26 | 一种硅基垂直互联结构及制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110400787A CN110400787A (zh) | 2019-11-01 |
CN110400787B true CN110400787B (zh) | 2023-04-28 |
Family
ID=68323490
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910564486.4A Active CN110400787B (zh) | 2019-06-26 | 2019-06-26 | 一种硅基垂直互联结构及制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110400787B (zh) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20060052055A (ko) * | 2004-10-08 | 2006-05-19 | 이즈텍코리아 주식회사 | 재배선 기판을 이용한 웨이퍼 레벨 칩 스케일 패키지의제조 방법 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996013062A1 (en) * | 1994-10-19 | 1996-05-02 | Ceram Incorporated | Apparatus and method of manufacturing stacked wafer array |
US6936913B2 (en) * | 2002-12-11 | 2005-08-30 | Northrop Grumman Corporation | High performance vias for vertical IC packaging |
US20080237881A1 (en) * | 2007-03-30 | 2008-10-02 | Tony Dambrauskas | Recessed solder socket in a semiconductor substrate |
US20090001597A1 (en) * | 2007-06-27 | 2009-01-01 | Texas Instruments Incorporated | Semiconductor device having an interconnect electrically connecting a front and backside thereof and a method of manufacture therefor |
CN102903673A (zh) * | 2012-10-30 | 2013-01-30 | 中国科学院上海微***与信息技术研究所 | 一种圆片级穿硅通孔tsv的制作方法 |
TWI578420B (zh) * | 2015-05-04 | 2017-04-11 | 精材科技股份有限公司 | 半導體結構及其製作方法 |
CN106449449B (zh) * | 2016-11-30 | 2019-04-30 | 新昌县立诺智能科技有限公司 | 一种晶圆键合结构的制造方法 |
-
2019
- 2019-06-26 CN CN201910564486.4A patent/CN110400787B/zh active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20060052055A (ko) * | 2004-10-08 | 2006-05-19 | 이즈텍코리아 주식회사 | 재배선 기판을 이용한 웨이퍼 레벨 칩 스케일 패키지의제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
CN110400787A (zh) | 2019-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101483149B (zh) | 一种硅通孔互连结构的制备方法 | |
US9167694B2 (en) | Ultra-thin interposer assemblies with through vias | |
CN102723306B (zh) | 一种利用穿硅通孔的微波多芯片封装结构及其制作方法 | |
KR20100047251A (ko) | 저저항 웨이퍼 관통형 비아 | |
TW201205759A (en) | Microelectronic elements having metallic pads overlying vias | |
CN104108679A (zh) | 制造贯穿玻璃的通孔的方法 | |
CN103296008A (zh) | Tsv或tgv转接板,3d封装及其制备方法 | |
CN111682013A (zh) | 一种用于射频微***垂直互联的混合基通孔微同轴结构及其制作方法 | |
CN103367863A (zh) | 一种集成宽频带天线及其制作方法 | |
CN111243970A (zh) | 一种空腔中芯片嵌入工艺 | |
CN104201163B (zh) | 一种基于铝阳极氧化技术的高密度转接板及其制造方法 | |
CN110400787B (zh) | 一种硅基垂直互联结构及制备方法 | |
Wojnowski et al. | Novel embedded Z line (EZL) vertical interconnect technology for eWLB | |
CN110379766B (zh) | 一种倒金字塔型硅通孔垂直互联结构及制备方法 | |
Ma et al. | TSV 3D RF Integration: High Resistivity Si Interposer Technology | |
CN102097672B (zh) | 一种用于微波频段的穿硅同轴线的制造方法 | |
CN111370316A (zh) | 一种六面包围嵌入式封装方法 | |
CN111739870A (zh) | 高聚物缓冲层铜同轴tgv、转接板及其制备方法 | |
CN106252276B (zh) | 基于tsv技术开关矩阵射频单元的制造方法 | |
CN109037149B (zh) | 无缺陷穿硅通孔结构的制备方法 | |
Chen et al. | Process development of a novel wafer level packaging with TSV applied in high-frequency range transmission | |
Yu et al. | Development of embedded glass wafer fan-out package with 2D antenna arrays for 77GHz millimeter-wave chip | |
CN113299561B (zh) | 一种腔底防溢胶结构的制备方法 | |
CN102363520A (zh) | 用于微机电***器件的圆片级三维封装方法 | |
CN106684515A (zh) | 一种硅基倒置微带线结构及其制作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |