CN110364533A - 三维半导体装置 - Google Patents

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Abstract

提供了一种三维半导体装置。三维半导体装置包括位于下结构上的堆叠结构。堆叠结构包括层间绝缘层和栅电极。该装置还包括位于下结构上的沟道结构，并且沟道结构包括位于堆叠结构与下结构之间的水平部分。沟道结构还包括在竖直方向上延伸的多个竖直部分。该装置还包括位于下结构上的支撑图案。另外，该装置还包括具有下部分和上部分的栅极介电结构。

Description

三维半导体装置
本申请要求于2018年4月10日在韩国知识产权局提交的第10-2018-0041451号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本申请的公开内容涉及一种半导体装置，具体地，涉及一种包括堆叠的栅电极的三维半导体装置。
背景技术
已经开发了包括在垂直于半导体基底的表面的方向上堆叠的栅电极的半导体装置。为了获得这样的半导体装置的高集成度，已经增加了堆叠的栅电极的数量。在如上所述使在垂直于半导体基底的表面的方向上堆叠的栅电极的数量增加方面存在限制。
发明内容
本申请的公开内容的一方面将提供能够改善集成度的三维半导体装置。
根据本申请的公开内容的一方面，提供了一种三维半导体装置。该三维半导体装置包括：堆叠结构，设置在下结构上并且包括交替堆叠的层间绝缘层和栅电极；沟道结构，设置在下结构上并且与下结构分隔开，沟道结构包括位于堆叠结构与下结构之间的水平部分和在竖直方向上从水平部分的一部分延伸并穿过栅电极的多个竖直部分，竖直方向垂直于下结构的上表面；支撑图案，设置在下结构上并且设置在堆叠结构下方；以及栅极介电结构，具有下部分和上部分，其中，栅极介电结构的下部分设置在沟道结构的水平部分的下表面与下结构之间以及沟道结构的水平部分的上表面与堆叠结构之间，并且栅极介电结构的上部分设置在沟道结构的竖直部分与堆叠结构之间。
根据本申请的公开内容的一方面，提供了一种三维半导体装置。该三维半导体装置包括：堆叠结构，设置在半导体基底上，并且包括交替堆叠的层间绝缘层和栅电极；沟道结构，设置在半导体基底上，所述沟道结构包括位于堆叠结构与半导体基底之间的水平部分和在竖直方向上从水平部分延伸并且穿过栅电极的多个竖直部分，竖直方向垂直于半导体基底的上表面；线结构，在竖直方向上穿过堆叠结构并且在平行于半导体基底的上表面的水平方向上延伸；以及杂质区域，设置在与线结构相邻的沟道结构的水平部分中。
根据本申请的公开内容的一方面，提供了一种三维半导体装置。该三维半导体装置包括：堆叠结构，设置在半导体基底上，堆叠结构包括在竖直方向上堆叠的栅电极，竖直方向与半导体基底的上表面垂直；沟道结构，设置在半导体基底上并且与半导体基底分隔开，沟道结构包括位于堆叠结构与半导体基底之间的水平部分和在竖直方向上从水平部分连续地延伸并且穿过栅电极的多个竖直部分；线结构，在竖直方向上穿过堆叠结构并且电连接到沟道结构的水平部分；支撑图案，设置在半导体基底上并且设置在堆叠结构下方；以及栅极介电结构，具有下部分和上部分，其中，栅极介电结构的下部分设置在沟道结构的水平部分的下表面与半导体基底之间以及沟道结构的水平部分的上表面与堆叠结构之间，并且栅极介电结构的上部分设置在沟道结构的竖直部分与堆叠结构之间。
另外，本申请公开了一种制造三维半导体装置的方法，所述三维半导体装置包括VNAND(垂直NAND)闪存装置，该方法包括以下步骤：在基底上形成支撑结构和牺牲层；在支撑结构和牺牲层上形成成型结构；形成穿过成型结构的孔，其中，孔被构造为暴露牺牲层的一部分；通过去除牺牲层来形成水平空间；以及在水平空间和孔中形成沟道结构。
在该方法的一些实施例中，该方法包括形成沟道结构的步骤，形成沟道结构的步骤包括：在去除牺牲层之后，在水平空间和孔中形成栅极介电结构。该方法同时包括：在形成栅极介电结构之后，在栅极介电结构上形成硅层。
在该方法的一些实施例中，硅层的第一部分包括具有n型导电性的第一杂质区域，其中，第一杂质区域被构造为共源极线。
另外，在该方法的一些实施例中，硅层的第二部分包括具有p型导电性的第二杂质区域，其中，第二杂质区域被构造为向沟道结构施加体电压。
在该方法的一些实施例中，硅层包括多晶硅。
附图说明
通过下面结合附图进行的详细的描述，将更清楚地理解本公开的以上方面、特征和其它方面、特征以及其它优点，在附图中：
图1A是根据示例实施例的三维半导体装置的示意性框图；
图1B是根据示例实施例的三维半导体装置的示例性示例的示意性电路图；
图2是示出根据示例实施例的三维半导体装置的示例性示例的平面图；
图3A和图3B是示出根据示例实施例的三维半导体装置的示例性示例的剖视图；
图4A、图4B、图5和图6是示出根据示例实施例的三维半导体装置的示例性示例的局部放大图；
图7A和图7B是示出根据示例实施例的三维半导体装置的修改示例的局部放大图；
图8是示出根据示例实施例的三维半导体装置的修改的示例的局部放大图；
图9A和图9B是示出根据示例实施例的三维半导体装置的修改示例的局部放大图；
图10A和图10B是示出根据示例实施例的三维半导体装置的示例性示例的局部放大图；
图11和图12是示出根据示例实施例的三维半导体装置的修改示例的局部放大图；
图13A是示出根据示例实施例的三维半导体装置的示例性示例的示意性透视图；
图13B是示出根据示例实施例的三维半导体装置的修改示例的示意性透视图；
图14A和图14B是示出根据示例实施例的三维半导体装置的修改示例的剖视图；
图15A是示出根据示例实施例的三维半导体装置的修改示例的局部放大图；
图15B是示出根据示例实施例的三维半导体装置的修改示例的局部放大图；
图16是示出根据示例实施例的三维半导体装置的修改示例的平面图；
图17A和图17B是示出根据示例实施例的三维半导体装置的修改示例的剖视图；
图18是示出根据示例实施例的三维半导体装置的修改示例的剖视图；
图19是示出根据示例实施例的三维半导体装置的修改示例的平面图；
图20是示出根据示例实施例的三维半导体装置的修改示例的剖视图；
图21是示出根据示例实施例的三维半导体装置的修改示例的局部放大图；
图22是示出根据示例实施例的三维半导体装置的修改示例的局部放大图；
图23是示出根据示例实施例的三维半导体装置的修改示例的平面图；
图24是示出根据示例实施例的三维半导体装置的修改示例的剖视图；
图25是示出根据示例实施例的三维半导体装置的修改示例的局部放大图；
图26是示出根据示例实施例的三维半导体装置的修改示例的局部放大图；
图27是示出根据示例实施例的三维半导体装置的修改示例的平面图；
图28是示出根据示例实施例的三维半导体装置的修改示例的剖视图；
图29是示出根据示例实施例的三维半导体装置的修改示例的剖视图；
图30是示出根据示例实施例的三维半导体装置的修改示例的平面图；
图31是示出根据示例实施例的三维半导体装置的修改示例的剖视图；
图32A和图32B是示出根据示例实施例的三维半导体装置的修改示例的剖视图；
图33是示出根据示例实施例的三维半导体装置的修改示例的局部放大图；
图34是示出根据示例实施例的三维半导体装置的修改示例的平面图；
图35是示出根据示例实施例的三维半导体装置的修改示例的剖视图；
图36A和图36B是示出根据示例实施例的三维半导体装置的修改示例的剖视图；
图37是示出根据示例实施例的三维半导体装置的修改示例的平面图；
图38是示出根据示例实施例的三维半导体装置的修改示例的透视图；
图39是示出根据示例实施例的三维半导体装置的修改示例的平面图；
图40A是示出根据示例实施例的三维半导体装置的修改示例的平面图；
图40B是示出根据示例实施例的三维半导体装置的修改示例的平面图；
图41是示出根据示例实施例的三维半导体装置的修改示例的剖视图；
图42是示出根据示例实施例的三维半导体装置的修改示例的平面图；
图43是示出根据示例实施例的三维半导体装置的修改示例的平面图；
图44A是示出根据示例实施例的三维半导体装置的修改示例的剖视图；
图44B是示出根据示例实施例的三维半导体装置的修改示例的局部放大图；
图45是示出根据示例实施例的三维半导体装置的修改示例的剖视图；
图46是示出根据示例实施例的三维半导体装置的修改示例的平面图；
图47A和图47B是示出根据示例实施例的三维半导体装置的修改示例的剖视图；
图48是示出根据示例实施例的三维半导体装置的修改示例的平面图；
图49是示出根据示例实施例的用于形成三维半导体装置的方法的示例性示例的工艺流程图；以及
图50至图57是示出根据示例实施例的用于形成三维半导体装置的方法的示例性示例的剖视图。
具体实施方式
参照图1A，将描述根据示例实施例的三维半导体装置的示例性示例。图1A是根据示例实施例的三维半导体装置的示意性框图。
参照图1A，根据示例实施例的三维半导体装置10可以包括存储器单元阵列区20和***电路区30。存储器单元阵列区20可以包括多个存储器单元。***电路区30可以包括行解码器32、页缓冲器34和控制电路36。
在存储器单元阵列区20中，多个存储器单元可以通过串选择线SSL、字线WL和地选择线GSL连接到行解码器32，并且可以通过位线BL连接到页缓冲器34。
在示例实施例中，沿着同一行布置的多个存储器单元共同连接到字线WL，而沿着同一列布置的多个存储器单元可以共同连接到位线BL。
行解码器32可以对已经输入的地址进行解码，以产生并且传输字线WL的驱动信号。响应于控制电路36的控制，行解码器32可以将由控制电路36中的电压发生电路产生的字线电压提供到字线WL之中的被选择的字线和字线WL之中的未被选择的字线。
页缓冲器34可以通过位线BL连接到存储器单元阵列区20，以读取存储在存储器单元中的数据。根据操作模式，页缓冲器34可以临时存储将要被存储在存储器单元中的数据，或者可以感测存储在存储器单元中的数据。页缓冲器34可以包括列解码器和感测放大器。
在读取操作期间，列解码器可以选择性地激活存储器单元阵列区20的位线BL，同时感测放大器可以感测由列解码器选择的位线BL的电压，以读取存储在被选择的存储器单元中的数据。控制电路36可以控制行解码器32的操作和页缓冲器34的操作。控制电路36可以接收由外部源传输的控制信号和外部电压，并且可以根据所接收的控制信号来操作。控制电路36可以包括电压发生电路，电压发生电路利用外部电压来产生内部操作所需的电压，例如，编程电压、读取电压或擦除电压等。控制电路36可以响应于控制信号来控制读取操作、写入操作和/或擦除操作。另外，控制电路36可以包括输入电路和输出电路。输入电路和输出电路可以在编程操作中接收数据DATA并将数据传输到页缓冲器34，并且可以在读取操作中将由页缓冲器34传输的数据DATA输出到外部。
参照图1B，将描述图1A中示出的三维半导体装置10的存储器单元阵列区(图1A的20)的电路的示例性示例。图1B是示意性地示出存储器单元阵列区(图1A的20)的电路图。
参照图1B，根据示例实施例的三维半导体装置可以包括共源极线CSL、位线BL0至BL2以及设置在共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。多个单元串CSTR可以并联连接到位线BL0至BL2中的每条。多个单元串CSTR可以共同连接到共源极线CSL。多个单元串CSTR中的每个可以包括可串联连接的下选择晶体管GST、存储器单元MCT和上选择晶体管SST。
存储器单元MCT可以串联连接在下选择晶体管GST与上选择晶体管SST之间。每个存储器单元MCT可以包括可存储数据的数据存储元件。
上选择晶体管SST可以电连接到位线BL0至BL2，而下选择晶体管GST可以电连接到共源极线CSL。
上选择晶体管SST可以被设置为多个上选择晶体管，并且可以通过串选择线SSL1至SSL2来控制。存储器单元MCT可以通过多条字线WL0至WLn来控制。
下选择晶体管GST可以通过地选择线GSL来控制。共源极线CSL可以共同连接到地选择晶体管GST的源极。
在一个示例中，上选择晶体管SST可以是串选择晶体管，同时上选择线SSL1至SSL2可以是串选择线。下选择晶体管GST可以是地选择晶体管。
在下文中，参照附图，将描述根据示例实施例的三维半导体装置10的结构。在附图中，为了说明根据示例实施例的半导体装置，平面图和剖视图可以示出组件的一部分。例如，平面图可以示出在剖视图中示出的组件之中的一部分组件。
图2是示出根据示例实施例的三维半导体装置的平面图，图3A是示出沿图2的线Ia-Ia'截取的区域的剖视图，图3B是示出沿图2的线IIa-IIa'截取的区域的剖视图。图4A是放大图3A的由‘A’表示的部分的局部放大图，图4B是放大图3B的由‘B’表示的部分的局部放大图，图5是放大图3A的由‘C’表示的部分的局部放大图，图6是放大图3A的由‘D’表示的部分的局部放大图。
参照图2、图3A、图3B、图4A、图4B、图5和图6，可以设置下结构110。在一个示例中，下结构110可以包括半导体基底。例如，下结构110可以是包括诸如硅(例如，多晶硅或单晶硅)等的半导体材料的半导体基底。
堆叠结构155可以设置在下结构110上。堆叠结构155可以与下结构110分隔开。第一盖绝缘层142可以设置在堆叠结构155上。
堆叠结构155可以包括交替堆叠的层间绝缘层118和栅电极154。层间绝缘层118可以在与下结构110的半导体基底的上表面110s垂直的方向上堆叠并且彼此分隔开。栅电极154可以设置在层间绝缘层118之间。层间绝缘层118可以包括氧化硅，而栅电极154可以包括导电材料(例如，掺杂硅、Ti、W、TiN、和/或TaN)。层间绝缘层118的顶部层间绝缘层118u可以比位于顶部层间绝缘层118u下方的各层间绝缘层厚。
栅电极154可以包括下栅电极154L、上栅电极154U以及位于下栅电极154L与上栅电极154U之间的中间栅电极154M。下栅电极154L可以是地选择线(图1A和图1B的GSL)，而上栅电极154U可以是串选择线(图1A和图1B的SSL)。中间栅电极154M的至少一部分可以是字线(图1A的WL和图1B的WL0至WLn)。
可以设置穿过层间绝缘层118的顶部层间绝缘层118u和栅电极154的至少顶部栅电极(即，上栅电极154U)的绝缘分离图案122。绝缘分离图案122可以包括氧化硅。
可以设置穿过第一盖绝缘层142和堆叠结构155的线结构163。线结构163可以在与下结构110的上表面110s垂直的竖直方向Z上穿过堆叠结构155，并且可以在与下结构110的上表面110s平行的第一水平方向Y上延伸。线结构163可以包括第一线结构163a和第二线结构163b。
线结构163可以包括导电图案172和绝缘间隔件169。绝缘间隔件169可以设置在导电图案172的侧表面上，并且可以使导电图案172和栅电极154彼此分隔开。
支撑图案113可以设置在下结构110上。支撑图案113可以设置在堆叠结构155下方。每个支撑图案113可以在平面图中具有圆形形状。
当在与下结构110的上表面110s平行的第一水平方向Y以及与第一水平方向Y垂直的第二水平方向X上观看时，每个支撑图案113可以具有比每个线结构163的宽度小的宽度。支撑图案113可以包括绝缘材料或半导体材料。
支撑图案113可以包括彼此分隔开的第一支撑图案113a和第二支撑图案113b。第一支撑图案113a和第二支撑图案113b可以具有彼此共面的下表面。第二支撑图案113b可以设置在线结构163与下结构110之间。第一支撑图案113a可以设置在下结构110与堆叠结构155之间。
沟道结构134可以设置在下结构110上。沟道结构134可以与下结构110分隔开。沟道结构134可以包括水平部分134a以及竖直部分134b，水平部分134a置于堆叠结构155与下结构110之间，竖直部分134b在与下结构110的半导体基底的上表面110s垂直的竖直方向Z上从水平部分134a延伸。沟道结构134的竖直部分134b可以穿过堆叠结构155的栅电极154。在沟道结构134中，竖直部分134b可以连续延伸而与水平部分134a的一部分在竖直方向Z上没有界面。因此，沟道结构134可以形成为具有一体结构。
沟道结构134的水平部分134a可以电连接到线结构163的导电图案172。沟道结构134的水平部分134a可以与线结构163的导电图案172接触。沟道结构134的水平部分134a可以与支撑图案113相对。
可以设置核层136，核层136被设置在下结构110上并且被沟道结构134的竖直部分134b围绕。核层136可以包括绝缘材料。
垫层139可以设置在核层136上。垫层139可以与沟道结构134的竖直部分134b接触。在一个示例中，垫层139可以包括具有n型导电性的硅。
可以设置包括下部分128a和上部分128b的第一栅极介电结构128。第一栅极介电结构128的下部分128a可以设置在沟道结构134的水平部分134a与下结构110之间以及沟道结构134的水平部分134a与堆叠结构155之间。第一栅极介电结构128的下部分128a的一部分可以在竖直方向Z上延伸以被设置在支撑图案113的侧表面上。第一栅极介电结构128的上部分128b可以在竖直方向Z上从下部分128a延伸。上部分128b可以设置在沟道结构134的竖直部分134b与堆叠结构155之间。
第一栅极介电结构128可以包括可存储数据的层。例如，第一栅极介电结构128可以包括隧道电介质131、数据存储层130和阻挡电介质129。数据存储层130可以设置在隧道电介质131与阻挡电介质129之间。阻挡电介质129可以与堆叠结构155相邻，而隧道电介质131可以与沟道结构134相邻。
隧道电介质131可以包括氧化硅和/或掺杂有杂质的氧化硅。阻挡电介质129可以包括氧化硅和/或高k电介质。数据存储层130可以是位于沟道结构134与可作为字线的中间栅电极154M之间以用于存储数据的层。例如，数据存储层130可以包括例如氮化硅的材料。在这种情况下，根据诸如闪存装置的非易失性存储器装置的操作条件，该材料可以捕获并保留从沟道结构134经过隧道电介质131注入的电子，或者擦除在数据存储层130中捕获的电子。
在一个示例中，第一栅极介电结构128可以包括设置在第一支撑图案113a上的附加栅极电介质128c，而沟道结构134可以包括设置在第一支撑图案113a上的附加沟道层134c。附加栅极电介质128c可以设置为围绕附加沟道层134c的底表面和侧表面。附加沟道层134c设置在绝缘分离图案122之间，并且可以在朝向下结构110的方向上延伸以穿过栅电极154。可以设置由附加沟道层134c围绕的附加核层136c以及与附加核层136c上的附加沟道层134c接触的附加垫层139c。附加栅极电介质128c和附加沟道层134c可以穿过堆叠结构155的栅电极154。
在一个示例中，附加栅极电介质128c可以与第一栅极介电结构128的下部分128a和上部分128b分隔开。附加沟道层134c可以与沟道结构134的水平部分134a和竖直部分134b分隔开。这里，“附加沟道层”和“附加栅极电介质”可以分别由术语“虚设沟道层”和“虚设栅极电介质”替换。
堆叠结构155可以包括置于栅电极154与层间绝缘层118之间并在栅电极154与第一栅极介电结构128之间延伸的第二栅极电介质151。第二栅极电介质151可以包括高k电介质(例如，AlO等)。
在一个示例中，杂质区域157可以设置在沟道结构134的与线结构163相邻的水平部分134a中。杂质区域157可以与线结构163接触。
在一个示例中，杂质区域157可以是n型导电性。然而，本申请的技术构思不限于此。例如，杂质区域157可以包括与第一线结构163a相邻并具有第一导电性的第一杂质区域157a以及与第二线结构163b相邻并具有不同于第一导电性的第二导电性的第二杂质区域157b。这里，第一导电性和第二导电性中的一种可以是n型，而另一种可以是p型。例如，第一杂质区域157a可以是n型导电性，而第二杂质区域157b可以是p型导电性。具有n型导电性的第一杂质区域157a可以用作参照图1B描述的共源极线(图1B的CSL)，沟道结构134上的垫层139可以用作漏极，同时具有n型导电性。具有p型导电性的第二杂质区域157b可以是能够将体电压施加到沟道结构134的体杂质区域。
第一线结构163a的导电图案172可以在与第一杂质区域157a接触的同时与第一杂质区域157a电连接，第二线结构163b的导电图案172可以在与第二杂质区域157b接触的同时与第二杂质区域157b电连接。
第二盖绝缘层183、第三盖绝缘层187和第四盖绝缘层191可以顺序地设置在第一盖绝缘层142上。
第一布线185i可以设置在第二盖绝缘层183上。第一布线185i可以通过穿过第二盖绝缘层183的接触塞185p电连接到线结构163的导电图案172。
在第一布线185i之中，一部分布线185ia可以电连接到第一线结构163a的导电图案172，另一部分布线185ib可以电连接到第二线结构163b的导电图案172。
第二布线193i可以设置在第四盖绝缘层191上。第二布线193i可以是位线。可以设置位线下塞189p、中间连接图案189i以及位线上塞193p，其中，位线下塞189p穿过第一盖绝缘层142、第二盖绝缘层183和第三盖绝缘层187并且电连接到垫层139，中间连接图案189i设置在第三盖绝缘层187上并且电连接到多个位线下塞189p，位线上塞193p使中间连接图案189i和位线193i彼此电连接。因此，第二布线(即，位线193i)可以通过位线下塞189p、中间连接图案189i和位线上塞193p电连接到垫层139。
第一布线185i、接触塞185p、位线下塞189p、中间连接图案189i、位线上塞193p和位线193i可以形成互连结构181。在一个示例中，形成互连结构181的组件的布局和布置位置可以不限于图3A和图3B中所示出的布局和布置位置，并且可以被各种改变。
在下文中，将省略对引用的元件的详细描述，并且在直接参照上述组件的同时将主要描述引用的组件的被改变的部分。因此，可以直接引用上述组件而不需要任何特别说明，并且可以在本公开的技术构思的范围内进行改变。
接着，参照图7A和图7B，将描述线结构163的示例性示例和支撑图案113的示例性示例。图7A是放大图3A的由‘A’表示的部分的局部放大图，而图7B是放大图3B的由‘B’表示的部分的局部放大图。
参照图7A和图7B，在示例性示例中，支撑图案113可以包括诸如氧化硅等的绝缘材料。线结构163的导电图案172可以包括与沟道结构134的水平部分134a接触并电连接的金属硅化物层173以及在金属硅化物层173上的导电层174。导电层174可以包括诸如钨等的金属材料。
接着，参照图8，将描述线结构163的示例性示例和支撑图案113的示例性示例。图8是放大图3A的由‘A’表示的部分的局部放大图。
参照图8，在示例性示例中，支撑图案113可以包括诸如硅或硅锗等的半导体材料。线结构163的导电图案172可以包括与沟道结构134的水平部分134a和支撑图案113接触并电连接的金属硅化物层173以及在金属硅化物层173上的导电层174。
接着，参照图9A和图9B，将描述线结构163的示例性示例。图9A是放大图3A的由‘A’表示的部分的局部放大图，而图9B是放大图3B的由‘B’表示的部分的局部放大图。
参照图9A和图9B，在示例性示例中，线结构163的导电图案172可以包括第一材料层176和在第一材料层176上的第二材料层177。第一材料层176可以是具有导电性的掺杂的硅，而第二材料层177可以是金属层。
接着，参照图10A和图10B，将描述线结构163的示例性示例。图10A是放大图3A的由‘A’表示的部分的局部放大图，而图10B是放大图3B的由‘B’表示的部分的局部放大图。
参照图10A和图10B，在示例性示例中，线结构163可以包括与支撑图案113和沟道结构134的水平部分134a接触的下材料层166、设置在下材料层166上的导电图案172以及设置在下材料层166上且设置在导电图案172的侧表面上的绝缘间隔件169。
下材料层166可以是诸如硅或硅锗等的材料。例如，下材料层166可以是利用选择性外延生长(SEG)工艺形成的硅。导电图案172可以包括与下材料层166接触的第一材料层176'和在第一材料层176'上的第二材料层177'。第一材料层176'可以包括掺杂的硅，而第二材料层177'可以包括金属。
接着，参照图11，将描述沟道结构134和第一栅极介电结构128的示例性示例。图11是放大图3A的由‘C’表示的部分的局部放大图。
参照图11，在示例性示例中，沟道结构134可以包括从水平部分134a延伸到下结构110中的下部分134d。在沟道结构134中，下部分134d可以与竖直部分134b相对。第一栅极介电结构128的下部分128a可以在沟道结构134的下部分134d与下结构110之间延伸，并且可以使沟道结构134和下结构110彼此分隔开。
接着，参照图12，将描述附加沟道层134c、附加栅极电介质128c和附加核层136c的示例性示例。图12是放大图3A的由‘D’表示的部分的局部放大图。
参照图12，在示例性示例中，附加沟道层134c、附加栅极电介质128c和附加核层136c可以穿过支撑图案113以延伸到下结构110中。
接着，参照图13A和图13B，将描述支撑图案113的示例性形式。
首先，参照图13A，支撑图案113的第一支撑图案113a和第二支撑图案113b中的每个可以具有从下结构110突出的圆柱形状。
接着，参照图13B，支撑图案113的第一支撑图案113a和第二支撑图案113b中的每个可以具有从下结构110突出的矩形柱形状。
之前描述的下结构110可以被设置为半导体基底，但是本申请的技术构思不限于此。例如，下结构110可以被修改为包括参照图1A所描述的***电路区域(图1A的30)的一部分。将参照图14A和图14B描述上述下结构110的修改示例。图14A是示出沿图2的线Ia-Ia'截取的区域的剖视图，而图14B是示出沿图2的线IIa-IIa'截取的区域的剖视图。
参照图2、图14A和图14B，在示例性示例中，下结构110可以包括半导体基底102和设置在半导体基底102上的***电路结构108。***电路结构108可以包括***电路104(或者***电路布线)和覆盖***电路104的下绝缘结构106。***电路104可以形成参照图1A所描述的***电路区域(图1A的30)的至少一部分。下结构110的下绝缘结构106可以包括氧化硅和/或氮化硅。因此，上述支撑图案113以及下结构110的与第一栅极介电结构128相邻的部分(例如，下绝缘结构106的上部分)可以包括氧化硅或氮化硅。
在前述示例实施例中，支撑图案113与下结构110之间的界面可以与第一栅极介电结构128和下结构110之间的界面共面。然而，本公开的技术构思不限于此，支撑图案113与下结构110之间的界面和第一栅极介电结构128与下结构110之间的界面的关系可以改变。将参照图15A和图15B来描述上述修改的示例。图15A是放大图3A的由‘A’表示的部分的局部放大图，而图15B是放大图3A的由‘D’表示的部分的局部放大图。
参照图15A和图15B，支撑图案113'可以由与下结构110的跟支撑图案113'相邻的部分的材料不同的材料形成。例如，当支撑图案113'由氧化硅形成时，下结构110的与支撑图案113'相邻的部分可以由硅(例如，多晶硅或单晶硅等)形成。在另一示例中，当支撑图案113'由诸如硅或硅锗等的半导体材料形成时，下结构110的与支撑图案113'相邻的部分可以由氧化硅或氮化硅形成。第一栅极介电结构128与下结构110之间的界面110b可以设置在支撑图案113'与下结构110之间的界面110a下方。因此，在下结构110的上表面中，与支撑图案113'接触的部分可以设置在与第一栅极介电结构128接触的部分上方。
如前面参照图2、图3A、图3B、图4A、图4B、图5和图6所描述的，支撑图案113的第一支撑图案113a可以与包括附加沟道层134c、附加栅极电介质128c、附加核层136c和附加垫层139c的结构叠置。然而，申请的技术构思不限于此。在下文中，将参照图16、图17A和图17B来描述第一支撑图案113a的修改示例。图16是示出根据示例实施例的三维半导体装置的平面图，图17A是示出沿图16的线Ib-Ib'截取的区域的剖视图，图17B是示出沿图16的线IIb-IIb'截取的区域的剖视图。
如前面参照图16、图17A和图17B所描述的，上述支撑图案113的第一支撑图案113a可以不与包括附加沟道层134c、附加栅极电介质128c、附加核层136c和附加垫层139c的结构叠置。因此，附加栅极电介质128c可以被修改为连续地连接到第一栅极介电结构128的下部分128a，而附加沟道层134c可以被修改为连续地连接到沟道结构134的水平部分134a。附加沟道层134c可以与沟道结构134的水平部分134a一体地形成。附加栅极电介质128c和第一栅极介电结构128的下部分128a可以一体地形成，而附加沟道层134c和沟道结构134的水平部分134a可以一体形成。
如前面所描述的，第一杂质区域157a和第二杂质区域157b可以具有不同的导电性。然而，申请的技术构思不限于此。接着，参照图16和图18，将描述第一杂质区域157a和第二杂质区域157b是相同导电性的示例。图18是示出沿图16的线Ib-Ib'截取的区域的剖视图。
参照图16和图18，上述第一杂质区域157a和第二杂质区域157b可以具有相同的导电性，例如，n型导电性。能够将体电压施加到沟道结构134的体布线186i可以设置在附加垫层139c上。体布线186i可以通过在附加垫层139c与体布线186i之间的体塞186p电连接到附加垫层139c。
接着，将参照图19、图20和图21来描述第一支撑图案113a的修改示例。图19是示出根据示例实施例的三维半导体装置的平面图，图20是示出沿图19的线III-III'截取的区域的剖视图，图21是放大图20的由‘E’表示的部分的局部放大图。
参照图19、图20和图21，前述支撑图案113的第一支撑图案113a可以与包括附加沟道层134c、附加栅极电介质128c、附加核层136c和附加垫层139c的结构部分地叠置。附加栅极电介质128c可以被修改为连续地连接到第一栅极介电结构128的下部分128a，而附加沟道层134c可以被修改为连续地连接到沟道结构134的水平部分134a。附加沟道层134c可以形成为与沟道结构134的水平部分134a具有一体结构。
接着，参照图22，将描述附加沟道层134c、附加栅极电介质128c和附加核层136c的示例性示例。图22是放大图20的由‘E’表示的部分的局部放大图。
参照图22，在示例性示例中，附加沟道层134c、附加栅极电介质128c和附加核层136c可以穿过支撑图案113以延伸到下结构110中。
接着，将参照图23、图24和图25来描述支撑图案113的第二支撑图案113b的修改示例。图23是示出根据示例实施例的三维半导体装置的平面图，图24是示出沿图23的线Ic-Ic'截取的区域的剖视图，图25是放大图24的由‘A’表示的部分的局部放大图。在图23中，沿线IIc-IIc'截取的区域的剖面结构可以与示出沿图2的线IIa-IIa'截取的区域的图3B的剖面结构相同。这里，将结合图3B来一起描述。
参照图3B以及图23、图24和图25，支撑图案113的第二支撑图案113b可以被修改为具有比线结构163的宽度大的宽度。上述第二支撑图案113b可以具有比第一支撑图案113a的宽度大的宽度。
在一个示例中，线结构163可以设置在第二支撑图案113b上。然而，申请的技术构思不限于此。将参照图26来描述线结构163的修改示例。图26是示出以描述由图25修改的部分的视图，在图25中，放大了图24的由‘A’表示的部分。因此，图26示出了在与图24的由‘A’表示的部分对应的位置中的线结构163的修改部分。
参照图26，线结构163可以包括穿过参照图24和图25描述的第二支撑图案113b并延伸到的下结构110中的下材料层166、设置在下材料层166上的导电图案172以及位于导电图案172的侧表面上的绝缘间隔件169。如参照图10A和图10B所述，下材料层166可以是诸如硅或硅锗的材料。例如，下材料层166可以是利用选择性外延生长(SEG)工艺形成的硅。
接着，将参照图27和图28描述支撑图案113的修改示例。图27是示出根据示例实施例的三维半导体装置的平面图，而图28是示出沿图27的线Id-Id'截取的区域的剖视图。在图27中，沿线IId-IId'截取的区域的剖面结构可以与示出沿图2的线IIa-IIa'截取的区域的图3B的剖面结构相同。沿图27的线IId-IId'截取的区域的剖面结构可以与图3B的剖面结构相同。这里，将结合图3B来一起描述。
参照图3B以及图27和图28，支撑图案113可以被修改为不与堆叠结构155叠置。因此，支撑图案113可以包括第二支撑图案113b，而第二支撑图案113b可以设置在线结构163下方。前述附加沟道层134c可以被修改为一体地连接到沟道结构134的水平部分134a。前述附加栅极电介质128c可以被修改为一体地连接到第一栅极介电结构128的下部分128a。
在修改示例中，参照图29，在设置在附加沟道层134c上的附加垫层139c上，与参照图18描述的体布线186i和体塞186p相同的体布线186i和体塞186p可以设置在附加垫层139c上。这里，图29是示出沿图27的线Id-Id'截取的区域的剖视图。
接着，将参照图30和图31来描述支撑图案113的修改示例。图30是示出根据示例实施例的三维半导体装置的平面图，而图31是示出沿图30的线Ie-Ie'截取的区域的剖视图。在图30中，沿线IIe-IIe'截取的区域的剖面结构可以与示出沿图2的线IIa-IIa'截取的区域的图3B的剖面结构相同。沿图30的线IIe-IIe'截取的区域的剖面结构可以与图3B的剖面结构相同。这里，将结合图3B来一起描述。
参照图3B及图30和图31，支撑图案113可以被修改为不与线结构163叠置。因此，支撑图案113可以包括第一支撑图案113a。如参照图2和图3A所示，前述附加沟道层134c、附加栅极电介质128c、附加核层136c和附加垫层139c可以设置在第一支撑图案113a上。
在一个示例中，沟道结构134的水平部分134a设置在堆叠结构155下方并可以从堆叠结构155的下部分延伸到线结构163的下部分。然而，申请的技术构思不限于此。将参照图32A、图32B和图33来描述沟道结构134的水平部分134a和线结构163的修改示例。图32A是示出沿图30的线Ie-Ie'截取的区域的剖视图，图32B是示出沿图30的线IIe-IIe'截取的区域的剖视图，图33是放大图32A的由‘A’表示的部分的局部放大图。
参照图30、图32A、图32B和图33，线结构163可以穿过沟道结构134的水平部分134a和第一栅极介电结构128的下部分128a以延伸到下结构110中。线结构163可以包括与沟道结构134的水平部分134a和第一栅极介电结构128的下部分128a接触的下材料层166、设置在下材料层166上的导电图案172以及绝缘间隔件169。导电图案172和绝缘间隔件169可以与下材料层166接触，并且可以与沟道结构134的水平部分134a分隔开。下材料层166可以是诸如硅或硅锗等的材料。例如，下材料层166可以是利用选择性外延生长(SEG)工艺形成的硅。
在一个示例中，下材料层166可以包括掺杂的硅。杂质区域157可以形成在与下材料层166相邻的沟道结构134的水平部分134a中。
在修改示例中，下材料层166可以包括本征半导体材料，可以省略杂质区域157。
接着，将参照图34和图35来描述支撑图案113的修改示例。图34是示出根据示例实施例的三维半导体装置的平面图，而图35是示出沿图34的线IIf-IIf'截取的区域的剖视图。在图34中，沿线If-If'截取的区域的剖面结构可以与示出沿图2的线IIa-IIa'截取的区域的图3B的剖面结构相同。沿图34的线IIf-IIf'截取的区域的截面结构可以与图3B的剖面结构相同。这里，将结合图3B来一起描述。
参照图3B及图34和图35，支撑图案113可以被修改为不与线结构163叠置而是与堆叠结构155叠置。因此，支撑图案113可以包括与堆叠结构155叠置的第一支撑图案113a。前述附加栅极电介质128c可以被修改为连续地连接到第一栅极介电结构128的下部分128a，而附加沟道层134c可以被修改为连续地连接到沟道结构134的水平部分134a。
在一个示例中，沟道结构134的水平部分134a设置在堆叠结构155下方并可以从堆叠结构155的下部分延伸到线结构163的下部分。然而，申请的技术构思不限于此。将参照图34、图36A和图36B来描述沟道结构134的水平部分134a和线结构163的修改示例。图36A是示出沿图34的线If-If'截取的区域的剖视图，而图36B是示出沿图34的线IIf-IIf'截取的区域的剖视图。
参照图34、图36A和图36B，如参照图32A和图32B所述，线结构163可以穿过沟道结构134的水平部分134a和第一栅极介电结构128的下部分128a以延伸到下结构110中。因此，如参照图32A和图32B所述，线结构163可以包括与沟道结构134的水平部分134a和第一栅极介电结构128的下部分128a接触的下材料层166、设置在下材料层166上的导电图案172以及绝缘间隔件169。
如前面所描述的，在沿任一方向延伸的线结构163中的任何一个的下方，支撑图案113布置在与线结构163的线方向相同的方向上，并且可以彼此分隔开。然而，申请的技术构思不限于彼此分隔开并沿任一方向布置的支撑图案113的形状。在下文中，将描述支撑图案113的修改示例。
首先，将参照图37和图38来描述支撑图案113的修改示例。图37是示出根据示例实施例的三维半导体装置的平面图，而图38是示出支撑图案113的修改形状的透视图。在图37中，沿线Ig-Ig'截取的剖面结构可以与示出沿图2的线Ia-Ia'截取的区域的图3A的剖面结构相同，而沿线IIg-IIg'截取的剖面结构可以与示出沿图16的线IIb-IIb'截取的区域的图17B的剖面结构相同。这里，将结合图3A和图17B来一起描述。
参照图3A和图17B以及图37和图38，每个支撑图案113可以被修改为在与线结构163的线方向相同的方向上延伸。支撑图案113可以包括具有与线结构163叠置的线形状的第二支撑图案113b和具有与堆叠结构155叠置的线形状的第一支撑图案113a。
接着，参照图39，将描述支撑图案113的修改示例。图39是示出根据示例实施例的三维半导体装置的修改示例的平面图。在图39中，沿线Ih-Ih'截取的剖面结构可以与示出沿图30的线Ie-Ie'截取的区域的图31的剖面结构相同，而沿线IIh-IIh'截取的剖面结构可以与示出沿图34的线IIf-IIf'截取的区域的图35的剖面结构相同。这里，将结合图31和图35来一起描述。
参照图31和图35以及图39，支撑图案113可以具有不与线结构163叠置而与堆叠结构155叠置的线形状。
接着，参照图40A和图41，将描述支撑图案113的修改示例。图40A是示出根据示例实施例的三维半导体装置的平面图，而图41是示出沿图40A的线IIi-IIi'截取的区域的剖视图。在图40A中，沿线Ii-Ii'截取的剖面结构可以与示出沿图27的线Id-Id'截取的区域的图28的剖面结构相同。这里，将结合图27来一起描述。
参照图40A和图41以及图27，支撑图案113可以具有不与堆叠结构155叠置而与线结构163叠置的线形状。
在修改示例中，参照图40B，不与堆叠结构155叠置而与线结构163叠置的支撑图案113可以具有在与线结构163相同方向上延伸并具有弯曲的侧表面的线形状。图40B是示出图40A的支撑图案113的修改示例的平面图。
如前面所描述的，根据示例实施例的三维半导体装置可以包括前述支撑图案113。然而，申请的技术构思不限于此。例如，在前述支撑图案113形成为位于线结构163下方之后，在线结构163形成之前，可以去除位于线结构163下方的支撑图案113。因此，在最终结构中，不会看到支撑图案113。将参照图42来描述上述示例。在图42中，沿线Ij-Ij'截取的区域的剖面结构可以与示出沿图34的线If-If'截取的区域的图36A的剖面结构相同，而沿线IIj-IIj'截取的区域的剖面结构可以与示出沿图30的线IIe-IIe'截取的区域的图32B的剖面结构相同。这将参照图36A和图32B来描述。
参照图36A和图32B以及图42，如参照图36A和图32B所述，线结构163可以穿过沟道结构134的水平部分134a和第一栅极介电结构128的下部分128a以延伸到下结构110中。因此，如参照图36A和图32B所述，线结构163可以包括与沟道结构134的水平部分134a和第一栅极介电结构128的下部分128a接触的下材料层166、设置在下材料层166上的导电图案172以及绝缘间隔件169。
如前面所描述的，根据示例实施例的三维半导体装置可以包括设置在与线结构163相邻的沟道结构134的水平部分134a中的杂质区域157。在下文中，将参照图43至图48来描述示例性示例，在示例性示例中，当杂质区域157具有相同导电性(例如，n型导电性)时，可以将体电压施加到与栅电极154相对的沟道结构134。
首先，参照图43、图44A和图44B，将描述根据示例实施例的三维半导体装置的示例性示例。图43是示出根据示例实施例的三维半导体装置的示例性示例的平面图，图44A是示出沿图43的线Ik-Ik'截取的区域的剖视图，图44B是放大图44A的由‘F’表示的部分的局部放大图。在图43中，沿线IIk-IIk'截取的区域的剖面结构可以与示出沿图2的线IIa-IIa'截取的区域的图3B的剖面结构相同。这里，将结合图3B来一起描述。
参照图3B以及图43、图44A和图44B，支撑图案113可以与线结构163叠置。线结构163可以包括如前所述彼此分隔开且彼此平行的第一线结构163a和第二线结构163b。可以设置体连接图案340，体连接图案340设置在第一线结构163a与第二线结构163b之间，穿过沟道结构134的水平部分134a和第一栅极介电结构128的下部分128a，并且延伸到下结构110中。体连接图案340可以与沟道结构134的水平部分134a和第一栅极介电结构128的下部分128a接触。
在一个示例中，体连接图案340可以包括例如硅或硅锗的具有p型导电性的半导体材料。例如，体连接图案340可以是利用选择性外延生长(SEG)工艺形成的硅。
在修改示例中，体连接图案340可以包括本征半导体材料。
在体连接图案340上，可以设置穿过堆叠结构155的体接触接塞342和围绕绝体接触塞342的侧表面的绝缘图案341。体接触塞342可以包括导电材料。
能够将体电压施加到沟道结构134的体布线186i可以设置在体接触塞342上。体塞186p可以设置在体接触塞342与体布线186i之间。体布线186i可以通过体塞186p、体接触塞342和体连接图案340将电压施加到沟道结构134。
在修改示例中，参照图45，覆盖体连接图案340的上表面同时穿过堆叠结构155的绝缘图案341'可以设置在体连接图案340上，并且可以通过下结构110和体连接图案340将体电压施加到沟道结构134。这里，下结构110可以是p型半导体基底。图45是示出沿图43的线Ik-Ik'截取的区域的剖视图以描述修改示例，在修改示例中，可以将体电压施加到沟道结构134。
接着，参照图46和图47A，将描述根据示例实施例的三维半导体装置的示例性示例。图46是示出根据示例实施例的三维半导体装置的示例性示例的平面图，图47A是示出沿图46的线Il-Il'截取的区域的剖视图。在图46中，沿线IIl-IIl'截取的区域的剖面结构可以与示出沿图30的线IIe-IIe'截取的区域的图32B的剖面结构相同。这里，将结合图32B来一起描述。
参照图32B以及图46和图47B，如参照图32A和图32B所述，线结构163可以穿过沟道结构134的水平部分134a和第一栅极介电结构128的下部分128a以延伸到下结构110中。另外，线结构163可以包括与沟道结构134的水平部分134a和第一栅极介电结构128的下部分128a接触的下材料层166、设置在下材料层166上的导电图案172以及绝缘间隔件169。
如参照图44A和图44B所述，可以设置能够通过体布线186i向沟道结构134施加体电压的体连接图案340。这里，与参照图44A和图44B描述的体接触塞342和绝缘图案341相同，体接触塞342和绝缘图案341可以设置在体连接图案340上。
在修改示例中，参照图47B，如参照图45所述，可以设置能够通过下结构110将体电压施加到沟道结构134的体连接图案340。这里，可以设置覆盖沟道结构134的整个上表面的绝缘图案341'。图47B是示出沿图46的线Il-Il'截取的区域的剖视图。
接着，参照图48，将描述根据示例实施例的三维半导体装置的示例性示例。图48是示出根据示例实施例的三维半导体装置的示例性示例的平面图。在图48中，沿线Im-Im'截取的区域的剖面结构可以与示出沿图46的线Il-Il'截取的区域的图47A或图47B的剖面结构相同，沿线IIm-IIm'截取的区域的剖面结构可以与示出沿图34的线IIf-IIf'截取的区域的图36B的剖面结构相同。这里，将参照图47A和图47B以及图36B中的一个来描述。
参照图47A和图47B以及图36B中的一个和图48，可以设置与堆叠结构155叠置的支撑图案113。在支撑图案113之间，可以设置参照图47A描述的体连接图案340或参照图47B描述的体连接图案340。
接着，参照图2以及图49至图55，将描述根据示例实施例的用于形成三维半导体装置的方法的示例性示例。图49是示出根据示例实施例的用于形成三维半导体装置的方法的示例性示例的工艺流程图，而图50至图55是沿图2的线Ia-Ia'截取的剖视图，以说明根据示例实施例的用于形成三维半导体装置的方法的示例性示例。
参照图2、图49和图50，可以在下结构110上形成支撑图案113以及牺牲层116(S10)。下结构110可以包括半导体基底。例如，下结构110可以是体硅基底。然而，申请的技术构思不限于此。例如，下结构110可以包括硅基底、设置在硅基底上的***电路以及设置在硅基底上并覆盖***电路的下绝缘结构。例如，如图14A和图14B中所示，下结构110可以包括半导体基底(图14A和图14B的102)以及在半导体基底102上的***电路结构(图14A和图14B的108)。
在一个示例中，支撑图案113可以包括诸如硅或硅锗(SiGe)等的半导体材料。例如，支撑图案113可以是利用选择性外延生长(SEG)工艺形成的硅或利用沉积工艺形成的硅。
在修改示例中，支撑图案113可以包括诸如氧化硅等绝缘材料。
牺牲层116可以包括具有与支撑图案113的蚀刻选择性不同的蚀刻选择性的材料。例如，当支撑图案113包括硅时，牺牲层116可以由硅锗形成。当支撑图案113包括氧化硅时，牺牲层116可以由硅或硅锗形成。
在一个示例中，形成支撑图案113和牺牲层116的步骤可以包括在下结构110上形成支撑图案113并且形成填充支撑图案113之间的间隙的牺牲层116。
在修改示例中，形成支撑图案113和牺牲层116的步骤可以包括：在下结构110上形成牺牲层116，通过使牺牲层116图案化来形成开口，并且形成填充牺牲层116的开口的支撑图案113。
可以以参照图13A、图13B、图14A、图14B或图16所述的支撑图案的形式来设置支撑图案113。
参照图2、图49和图51，可以在支撑图案113和牺牲层116上形成成型结构121(S20)。
成型结构121可以包括：层间绝缘层118和118u，在与待堆叠的下结构110的上表面110s垂直的方向上彼此分隔开；以及栅极替换层120，形成在层间绝缘层118和118u之间。这里，“栅极替换层”指在后续工艺中将用栅极替换的层。
在层间绝缘层118和118u之中的顶部层间绝缘层118u可以比位于相对低于顶部层间绝缘层118u的位置的层间绝缘层118厚。
在一个示例中，层间绝缘层118和118u可以包括氧化硅，而栅极替换层120可以包括氮化硅。
可以设置穿过成型结构121并使牺牲层116的一部分暴露的孔124(S30)。
在一个示例中，孔124可以包括暴露牺牲层116的沟道孔124c和暴露支撑图案113的虚设孔124d。
在修改示例中，根据支撑图案113的布置，支撑图案113可以由虚设孔124d部分地暴露，或者可以不被暴露。
在修改示例中，孔124可以形成为使下结构110暴露。
参照图2、图49和图52，可以去除牺牲层116以形成水平空间125(S40)。可以利用蚀刻工艺来去除牺牲层116。孔124的至少一部分可以连接到水平空间125。
在修改示例中，当利用蚀刻工艺来去除牺牲层116时，可以对下结构110的位于牺牲层116下方的部分进行蚀刻。因此，在下结构110的上表面110s中，通过去除牺牲层116而暴露的部分可以低于位于支撑图案113下方的部分。当下结构110的一部分被蚀刻并且降低时，可以设置参照图15A和图15B描述的下结构110。
参照图2、图49和图53，可以在水平空间125和孔124中形成沟道结构134(S50)。
在形成沟道结构134之前，可以在水平空间125和孔124的内壁中共形地形成第一栅极介电结构128。形成第一栅极介电结构128的步骤可以包括顺序地形成阻挡电介质(图4A至图6的129)、数据存储层(图4A至图6的130)和隧道电介质(图4A至图6的131)。
在设置沟道结构134之后，可以设置部分地填充孔124的核层136。可以在核层136上形成填充孔124的剩余部分的垫层139。
在第一栅极介电结构128之中，形成在支撑图案113上的栅极电介质可以被称为虚设栅极电介质或附加栅极电介质128c。
在沟道结构134之中，形成在支撑图案113上的沟道结构可以被称为虚设沟道层或附加沟道层134c。
沟道结构134可以包括形成在水平空间125中的水平部分134a和形成在沟道孔124c中的竖直部分134b。
第一栅极介电结构128可以包括形成在水平空间125中的下部分128a和形成在沟道孔124c中的上部分128b。
参照图2、图49和图54，可以在成型结构121上形成第一盖绝缘层142。第一盖绝缘层142可以包括氧化硅。
可以设置穿过成型结构121并使形成在水平空间(图53的125)中的沟道结构134暴露的沟槽145(S60)。沟槽145可以使沟道结构134的水平部分134a暴露。沟槽145可以穿过成型结构121，同时穿过第一盖绝缘层142。在一个示例中，沟槽145可以具有彼此平行的线形状。
沟槽145穿过成型结构121，因此可以使成型结构121的栅极替换层120暴露。
在一个示例中，沟槽145可以使支撑图案113的一部分113b暴露。
在修改示例中，沟槽145可以在穿过沟道结构134的水平部分134a的同时延伸到下结构110中。
参照图2、图49、图55和图56，可以执行栅极替换工艺来形成栅电极(图56的154)(S70)。执行栅极替换工艺的步骤可以包括：通过去除由沟槽145暴露的栅极替换层(图54的120)来形成空的空间(图55的148)，并且在空的空间(图55的148)中顺序地形成第二栅极电介质(图56的151)和栅电极(图56的154)。空的空间(图55的148)可以使第一栅极介电结构128暴露。
第二栅极电介质151可以置于栅电极154与第一栅极介电结构128之间，并且可以在栅电极154与层间绝缘层118之间延伸。
参照图2、图49和图57，可以在沟槽145中形成线结构163(S80)。形成线结构163的步骤可以包括在沟槽(图56的145)的侧壁上形成绝缘间隔件169并且形成填充沟槽145的导电图案172。
参照图3A和图3B以及图2和图49，可以设置互连结构181(S90)。形成互连结构181的步骤可以包括：在第一盖绝缘层142上形成第二盖绝缘层183，形成在穿过第二盖绝缘层183的同时电连接到导电图案172的接触塞185p，形成电连接到接触塞185p的第一布线185i，形成覆盖第二盖绝缘层183上的第一布线185i的第三盖绝缘层187，形成穿过第一盖绝缘层142、第二盖绝缘层183和第三盖绝缘层187的位线下塞189p，在第三盖绝缘层187上形成电连接到位线下塞189p的中间连接图案189i，形成覆盖第三盖绝缘层187上的中间连接图案189i的第四盖绝缘层191，形成在穿过第四盖绝缘层191的同时电连接到中间连接图案189i的位线上塞193p以及在第四盖绝缘层191上形成电连接到位线上塞193p的第二布线(即，位线193i)。
在示例实施例中，支撑图案113可以防止成型结构121由于通过去除牺牲层(图51的116)形成水平空间(图52的125)引起的坍缩或变形。通过上述方法，即使当成型结构121的可以用栅电极(图56的154)替换的栅极替换层120的数量增加时，也可以没有工艺缺陷地形成第一栅极介电结构(图53的128)和沟道结构(图53的134)。因此，可以改善三维半导体装置的集成度，并且可以改善可靠性。
如上所阐述的，根据本申请的公开内容的示例实施例，可以提供能够改善集成度的三维半导体装置。三维半导体装置可以包括支撑图案和沟道结构，支撑图案用于支撑包括堆叠的栅电极的堆叠结构，沟道结构设置在支撑图案之间并穿过堆叠的栅电极。上述结构可以稳定地并可靠地增加堆叠的栅电极的数量，从而改善半导体装置的集成度。
虽然以上已经示出并描述了示例实施例，但是对本领域技术人员将明显的是，在不脱离本公开的如由所附权利要求限定的范围的情况下，可以做出修改和改变。

Claims (20)

1.一种三维半导体装置，所述三维半导体装置包括：
堆叠结构，设置在下结构上并且包括交替堆叠的层间绝缘层和栅电极；
沟道结构，设置在所述下结构上并且与所述下结构分隔开，所述沟道结构包括位于所述堆叠结构与所述下结构之间的水平部分和在竖直方向上从所述水平部分的一部分延伸的多个竖直部分，所述竖直方向垂直于所述下结构的上表面；
支撑图案，设置在所述下结构上并且设置在所述堆叠结构下方；以及
栅极介电结构，具有下部分和上部分，
其中，所述栅极介电结构的所述下部分设置在所述沟道结构的所述水平部分的下表面与所述下结构之间以及所述沟道结构的所述水平部分的上表面与所述堆叠结构之间，并且
所述栅极介电结构的所述上部分设置在所述沟道结构的所述竖直部分与所述堆叠结构之间。
2.根据权利要求1所述的三维半导体装置，其中，在所述沟道结构中，所述多个竖直部分连续地延伸，而与所述水平部分的一部分在所述竖直方向上没有界面。
3.根据权利要求1所述的三维半导体装置，其中，所述栅极介电结构的所述下部分的一部分在所述竖直方向上延伸并且设置在所述支撑图案的侧表面上。
4.根据权利要求1所述的三维半导体装置，所述三维半导体装置还包括在所述竖直方向上穿过所述堆叠结构的线结构。
5.根据权利要求4所述的三维半导体装置，其中，所述线结构包括：
导电图案，电连接到所述沟道结构的所述水平部分；以及
绝缘间隔件，位于所述导电图案的侧表面上。
6.根据权利要求4所述的三维半导体装置，其中，所述支撑图案的至少一部分与所述线结构叠置。
7.根据权利要求4所述的三维半导体装置，其中，所述沟道结构的所述水平部分的至少一部分设置在所述线结构与所述下结构之间。
8.根据权利要求4所述的三维半导体装置，其中，所述线结构包括：
下材料层，与所述沟道结构的所述水平部分接触；
导电图案，设置在所述下材料层上并且与所述沟道结构的所述水平部分分隔开；以及
绝缘间隔件，设置在所述导电图案的侧表面上。
9.根据权利要求4所述的三维半导体装置，其中，所述线结构包括：
下材料层，穿过所述沟道结构的所述水平部分和所述栅极介电结构的所述下部分，并且，其中，所述线结构与所述沟道结构的所述水平部分和所述栅极介电结构的所述下部分接触；
导电图案，设置在所述下材料层上并且与所述沟道结构的所述水平部分分隔开；以及
绝缘间隔件，设置在所述导电图案的侧表面上。
10.根据权利要求1所述的三维半导体装置，其中，在所述支撑图案的第一支撑图案与所述下结构之间的界面比在所述栅极介电结构与所述下结构之间的界面高。
11.根据权利要求1所述的三维半导体装置，所述三维半导体装置还包括：
绝缘分离图案，穿过所述栅电极中的至少顶部栅电极；以及
附加沟道层，设置在所述绝缘分离图案之间，并且在朝向所述下结构的方向上延伸并穿过所述栅电极。
12.根据权利要求11所述的三维半导体装置，其中，所述附加沟道层与所述沟道结构的所述水平部分分隔开。
13.根据权利要求11所述的三维半导体装置，其中，所述附加沟道层连续地延伸而与所述沟道结构的所述水平部分的一部分没有界面。
14.根据权利要求11所述的三维半导体装置，其中，所述支撑图案的至少一部分与所述附加沟道层叠置。
15.根据权利要求1所述的三维半导体装置，其中，所述下结构包括半导体基底和位于所述半导体基底上的***电路结构，并且所述***电路结构包括***电路和覆盖所述***电路的下绝缘结构。
16.一种三维半导体装置，所述三维半导体装置包括：
堆叠结构，设置在半导体基底上，并且包括交替堆叠的层间绝缘层和栅电极；
沟道结构，设置在所述半导体基底上，所述沟道结构包括位于所述堆叠结构与所述半导体基底之间的水平部分和在竖直方向上从所述水平部分延伸的多个竖直部分，所述竖直方向垂直于所述半导体基底的上表面；
线结构，在所述竖直方向上穿过所述堆叠结构；以及
杂质区域，设置在与所述线结构相邻的所述沟道结构的所述水平部分中。
17.根据权利要求16所述的三维半导体装置，其中，所述沟道结构具有在所述多个竖直部分与所述水平部分之间未形成界面的一体结构，并且所述沟道结构与所述半导体基底分隔开，并且
所述线结构与所述沟道结构的所述水平部分接触。
18.一种三维半导体装置，所述三维半导体装置包括：
堆叠结构，设置在半导体基底上，所述堆叠结构包括在竖直方向上堆叠的栅电极，所述竖直方向与所述半导体基底的上表面垂直；
沟道结构，设置在所述半导体基底上并且与所述半导体基底分隔开，所述沟道结构包括位于所述堆叠结构与所述半导体基底之间的水平部分和在所述竖直方向上从所述水平部分连续地延伸的多个竖直部分；
线结构，在所述竖直方向上穿过所述堆叠结构并且电连接到所述沟道结构的所述水平部分；
支撑图案，设置在所述半导体基底上并且设置在所述堆叠结构下方；以及
栅极介电结构，具有下部分和上部分，
其中，所述栅极介电结构的所述下部分设置在所述沟道结构的所述水平部分的下表面与所述半导体基底之间以及所述沟道结构的所述水平部分的上表面与所述堆叠结构之间，并且
所述栅极介电结构的所述上部分设置在所述沟道结构的所述竖直部分与所述堆叠结构之间。
19.根据权利要求18所述的三维半导体装置，所述三维半导体装置还包括体连接图案，所述体连接图案穿过所述沟道结构的所述水平部分和所述栅极介电结构的所述下部分并且连接到所述半导体基底，所述体连接图案与所述沟道结构的所述水平部分接触。
20.根据权利要求18所述的三维半导体装置，其中，所述线结构包括下材料层、导电图案和绝缘间隔件，所述下材料层穿过所述沟道结构的所述水平部分和所述栅极介电结构的所述下部分并且与所述沟道结构的所述水平部分和所述栅极介电结构的所述下部分接触，所述导电图案设置在所述下材料层上并且与所述沟道结构的所述水平部分分隔开，所述绝缘间隔件设置在所述导电图案的侧表面上。
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