CN110325942A - 具有输出和输入能力的低压差调节器 - Google Patents

Abstract

一种低压差调节器，包括输出电流支路(100)，在输出电流支路(100)中布置有第一输出驱动器(110)和第二输出驱动器(120)。输入放大器级(200)提供第一控制电流(I1)以控制第一和第二输出驱动器(110、120)的操作状态。当输入放大器级(200)的第一控制电流(I1)低于阈值电平时，电流生成器单元(300)提供第二控制电流(I2)以使第一输出驱动器(110)在第二操作状态中操作，并提供第三控制电流(I3)以使第二输出驱动器(120)在第二操作状态中操作。

Description

具有输出和输入能力的低压差调节器

技术领域

本公开涉及具有输出和输入能力(sourcing and sinking capabilities)的低压差调节器。

发明背景

低压差调节器(LDO)是一种即使在电源电压非常接近输出电压时也能调节输出电压的DC线性电压调节器。LDO在可用于向负载供电的输出节点处提供可调节的输出电压。LDO传统上是单向电源，即如果LDO例如替换电池，它们通常会输出电流。

在大多数情况下，由于稳定性问题，LDO的设计是一项具有挑战性的任务。它们本质上与必须将大电流输出到大负载电容器中的器件相关联。为了确保LDO的输出驱动器/晶体管所需的驱动能力，其栅极需要大振幅。这自然而然意味着存在(至少适度地)大阻抗节点。此外，输出晶体管栅极处的寄生很大。因此，有可能出现低频截止极点。

同时，由尽可能大以确保精确的经调节电压的电容器负载的LDO的输出节点非常适合调节回路中主导极点的作用。这意味着电路结构的总相位裕度预计会非常差。

很明显，确保LDO具有双向电流能力(即不仅具有通常的输出能力而且还具有输入能力)可能是相当复杂的。事实上，由于输入元件的大尺寸，将LDO的上拉器件处的驱动与LDO的下拉器件相关联的电路将不可避免地引入其他极点和其他大的寄生效应。

很明显，一旦LDO的输出支路由两个大器件的串联连接制成，保持它们的偏置电流处于控制之下是必须绝对强制地。即使在合理设计的构造中，任何偏移或不匹配都会使该值高得令人无法接受，这是因为LDO的关键特征是如果空载则消耗尽可能少的功率。

期望提供一种具有输出和输入能力的低压差调节器，其中，LDO在输出和输入操作模式中以及在空载状态中具有低功耗。

发明内容

一种具有输出和输入能力的低压差调节器，其中在权利要求1中规定，调节器消耗尽可能少的功率。

低压差调节器包括输出节点以提供经调节的输出电压。LDO还包括耦合到输出节点的输出电流支路，输出电流支路包括第一输出驱动器和第二输出驱动器。第一输出驱动器和第二输出驱动器配置为在第一和第二操作状态中操作。第一输出驱动器和第二输出驱动器的相应导电率在第一操作状态中比在第二操作状态中高。

LDO还包括具有输入放大器级，输入放大器级具有输入侧以施加输入信号并且具有输出侧以提供第一控制电流以控制第一输出驱动器和第二输出驱动器的操作状态。输入放大器级根据输入信号生成第一控制电流。LDO包括电流生成器单元，用于当输入放大器级的输出侧处的第一控制电流低于阈值电平时，提供第二控制电流以使第一输出驱动器在第二操作状态中操作，并提供第三控制电流以使第二输出驱动器在第二操作状态中操作。

仅具有输出能力的传统LDO的结构是双倍的，使得LDO的输出支路包括第一输出驱动器和另外的第二输出驱动器。LDO通过在输出电流支路中提供第一输出驱动器和第二输出驱动器具有输出和输入能力。根据在输出或输入操作模式中操作LDO，两个输出驱动器中只有一个在高导电状态中操作，而这两个输出驱动器中的另一个以低导电率或甚至以不导电的方式操作。这意味着LDO配置为完全AB类方法，与通常的LDO解决方案不同。

此外，当将输入信号施加到输入放大器级且第一控制电流具有低电平或者LDO的输出节点空载时，电流生成器单元允许在输出电流支路中以低导电率或甚至不导电的方式来使第一输出驱动器和第二输出驱动器操作。仅在输入放大器级的输入侧处的输入信号是大信号的条件下，输出电流支路的输出驱动器之一变为导电状态，而第一输出驱动器和第二输出驱动器中的另一个变为低导电或非导电状态。由于在任何情况下输出驱动器中的一个或两个变为低/非导电状态，因此LDO具有低功耗。即使在存在大的不匹配的情况下，也使静态电流最小。

附图说明

图1示出了具有输出能力的基于跨阻抗的调节器的实施例。

图2示出了具有输出和输入能力的LDO的概念性实施方式。

图3示出了具有输出和输入能力以及通过最小化撬棍实现低功耗的LDO的实施例，。

图4示出了LDO的输入放大器级的实施例。

图5示出了具有输出和输入能力的LDO的另一个实施例。

图6示出了具有输出和输入能力的LDO的实施例，其具有反馈网络以提供从LDO的输出节点到输入放大器级的反馈路径。

具体实施方式

图1示出了LDO的基于跨阻抗的构造1，构造1包括输出电流支路100，输出电流支路100包括布置在LDO的电源线Vsupply和输出节点O之间的输出驱动器110以提供经调节的输出电压Vreg。输出驱动器110可配置为输出晶体管。输出节点O由包括电阻器70和80的反馈路径反馈到输入放大器级200的输入侧I200。输入放大器级200具有用于施加基准信号Vref的第一输入节点E200a，和用于施加从经调节的输出电压Vreg导出的反馈信号Vfb的第二输入节点E200b。

输入放大器级200的输出侧O200耦合到跨阻抗放大器级30，跨阻抗放大器级30布置在输出驱动器110的控制连接件和输入放大器级200的输出侧O200之间。跨阻抗放大器30包括晶体管33、电流源34和电阻器35。晶体管33和电流源34串联地耦合在电源线Vsupply和基准电位之间。电阻器35布置在晶体管33的漏极连接件和输入放大器级200的输出侧O200之间。

输出驱动器110可配置为功率晶体管，其由晶体管33的跨导给出的低阻抗驱动，以快速驱动其寄生电流。大电阻器35允许足够的增益而不切断输出晶体管栅极处的大电容。这种布置允许在输出节点处的主导极点具有安全增益和相位裕度值。由于晶体管33的跨导的值很大，因此第二回路极点能够以非常高的频率变换，并且主导极点位于输出节点处。因此，能够无限制地增加输出电容器，以使经调节的输出电压抵抗负载电流快速变化而尽可能精确。

对于给定电流，跨阻抗级30的虚拟地设置为输出晶体管110的栅极-源极电压。这确定了在LDO输入处给出零偏移条件并在输出级电流中设置适当的控制的负载电流值。

在图1中所示的LDO的实施方式中，输出晶体管110和跨阻抗放大器级30的晶体管33是匹配器件，使得一旦电阻器35上的压降为零，输出驱动器110将趋向于驱动n倍的电阻器35的电流。由于输出电压Vreg仅被负载下拉，所以输出驱动器110的电流与负载电流保持相等，而不论输出晶体管110和跨阻抗放大器级30的晶体管33之间的任何偏移，以及从输入放大器级200到电阻器35的任何偏移电流。

根据图2中所示的实施方式，能够通过实施具有输出和输入能力的互补LDO来利用图1中所示的电路结构的优点。

图2示出LDO的概念性实施方式。图1所示的LDO的电路结构是双倍的，使得图2中的LDO包括LDO上部2a和LDO下部2b。LDO上部2a包括布置在电源线Vsupply和输出节点O之间的第一输出驱动器110。输出驱动器110可以配置为输出晶体管。LDO上部还包括输入放大器级200a和包括跨阻抗放大器31和电阻器32的跨阻抗放大器级30，电阻器32将跨阻抗放大器31的输出耦合回到跨阻抗放大器31的输入连接件。跨阻抗放大器级30耦合在输出驱动器110的控制连接件G110和输入放大器级200a的输出侧之间。在输入放大器级200a的输入连接件(例如非反相输入连接件)处施加基准信号Vref。输入放大器级200a的第二连接件(例如反相连接件)连接到LDO放大器的输出节点O。

LDO下部2b包括布置在输出节点O和基准电位之间的输出驱动器120。输出驱动器120可以配置为输出晶体管。LDO下部2b还包括输入放大器级200b和跨阻抗放大器级40。跨阻抗放大器级40布置在输出驱动器120的控制连接件G120和输入放大器级200b的输出侧之间。跨阻抗级40包括跨阻抗放大器41和电阻器42，电阻器42将跨阻抗放大器41的输出耦合回到跨阻抗放大器41的输入连接件。基准信号Vref施加到输入放大器级200b的第一输入连接件(例如非反相输入连接件)。输出节点O连接到输入放大器级200b的第二输入连接件(例如反相输入连接件)。

输出驱动器110和120串联连接在LDO调节器的输出支路100中，所述输出支路100位于电源线Vsupply和基准电位之间。输出驱动器配置为不同导电类型的晶体管。输出驱动器110可配置为例如PMOS晶体管，并且输出驱动器120可配置为例如NMOS晶体管。跨阻抗32、42能够设定为具有不同的值，尤其是因为输出驱动器120(例如NMOS晶体管)要求比输出驱动器110(例如PMOS对应物)更低的过驱动。

图2示出LDO级的单位增益，因为它只是概念性的。当然，能够采用反馈网络使经调节的输出电压Vreg高于基准电压Vref的值。在这种情况下，一个电阻器从LDO的输出侧O到放大器200a和200b的负输入(同一节点由两者共享)，以及第二电阻器从共享的输入到地。

图2中所示的LDO放大器的实施方式在实际使用中具有一些显着的缺点。一个级中的偏移，例如LDO上部2a或LDO下部2b，可以在相关的功率晶体管中引起大的传导。假设LDO部分2a和2b的偏移是不相关的，则另一个支路的偏移可能能够完全吸收该电流增加。这样，输出电流支路100中的电流不再仅由负载固定，并且即使对于小负载值也可能出现不可接受的大功耗值。

图3示出具有输出和输入能力的LDO 3的改进实施例，其中通过在两个LDO支路50和60的输入处添加***偏移来避免撬棍问题，即两个输出驱动器/晶体管110和120的当前传导。

根据图3的LDO 3的实施例，LDO包括输出节点O以提供经调节的输出电压Vreg，其中输出节点O布置在LDO的输出电流支路100中。输出电流支路100包括可配置为输出晶体管的第一输出驱动器110和可配置为输出晶体管的第二输出驱动器120。输出驱动器110和输出驱动器120配置为不同的导电类型。输出驱动器110可配置为PMOS晶体管，且输出驱动器120可配置为NMOS晶体管。

第一输出驱动器110和第二输出驱动器120配置为在第一操作状态和第二操作状态中操作。输出驱动器110和输出驱动器120的相应导电率在晶体管的第一操作状态中比在第二操作状态中高。第一操作状态可以是输出驱动器的导电状态，且第二操作状态可以是非导电状态。

LDO 3包括输入放大器级200，输入放大器级200具有用于施加输入信号Vin的输入侧I200和用于提供第一控制电流I1以控制输出驱动器110和120的操作状态的输出侧O200。输入放大器级200根据输入信号Vin生成第一控制电流I1，该输入信号Vin是根据基准信号Vref和反馈信号Vfb导出的差分信号。

LDO 3包括电流生成器单元300，用于当输入放大器级200的输出侧O200处的第一控制电流I1低于阈值电平时，例如是零信号时，提供第二控制电流I2以使输出驱动器110在第二操作状态(例如非导电操作状态)中操作，并提供第三控制电流I3以使输出驱动器120在第二操作状态(例如低导电/非导电操作状态)中操作。

LDO 3包括连接到输出驱动器110的控制连接件G110的第一跨阻抗放大器级30。LDO 3还包括连接到输出驱动器120的控制连接件G120的第二跨阻抗放大器级40。跨阻抗放大器级30和40中的每个包括跨阻抗放大器31、41和连接在相应的跨阻抗放大器31、41的输入和输出连接件之间的电阻器/跨阻抗32、42。

输入放大器级200在其输出侧O200处具有三个输出连接件。输入放大器级200包括第一输出连接件A201以提供/接收第一控制电流I1。输入放大器200的第一输出连接件A201连接到LDO 3的输出节点O。输入放大器级200在输出侧O200处包括第二输出连接件A202和第三输出连接件A203，以提供/接收第一控制电流I1。输入放大器级200的第二输出连接件A202连接到第一跨阻抗放大器级30。输入放大器级200的第三输出连接件A203连接到第二跨阻抗放大器级40。输出侧O200处的三个电流支路必须精确匹配，但它们不必具有相同的标称值。它们能够是单位值的不同倍数，这对于直接馈送LDO输出O的支路尤其如此。

电流生成器单元300包括第一电流生成器340和第二电流生成器350。第一电流生成器340连接到第一跨阻抗放大器级30以提供第二控制电流I2，该第二控制电流I2使输出驱动器110在第二操作状态(例如非导电操作状态)中操作。第二电流生成器350连接到第二跨阻抗放大器级40以提供第三控制电流I3，该第三控制电流I3使得输出驱动器120在第二操作状态(例如非导电操作状态)中操作。

图3的LDO 3配置为AB类调节器。在由跨阻抗级30表示的上拉侧和在由跨阻抗级40表示的下拉侧，由注入到两个跨阻抗级30和40中的控制电流I1确保AB类属性。

在控制电流I1为正值的情况下，即，如果LDO在输出操作模式中操作，并且控制电流I1由输入放大器级200注入在跨阻抗级30和40中，则使输出驱动器110开启，即以高导电率状态变换，使得流过输出驱动器110的电流增加。另一方面，在跨阻抗级40中注入的控制电流I1具有输出驱动器120移动到甚至更深的关闭状态(即低导电率或不导电的状态)的效果。

对于控制电流I1为负值，即，如果LDO 3在输入操作模式中操作，并且控制电流I1离开电流生成器单元300并注入在输入放大器级200中，则输出驱动器110关闭或以转为低导电状态/非导电状态，同时输出驱动器120开启或者转为高导电状态。

当输入放大器级200的输入电压非常小时，由电流生成器340提供的控制电流I2使输出驱动器110关闭，即输出驱动器110在低电导率的操作状态或非导电操作状态中，且由电流生成器350提供的控制电流I3使输出驱动器120关闭，即输出驱动器120在低导电率的操作状态或非导电操作状态中。这意味着在空载配置中，输出驱动器110和120都由控制电流I2和I3控制，使得这两个输出驱动器在低导电率的操作状态或非导电状态中操作。

对于两个支路，即上拉支路和下拉支路，保留图1中所示的原始结构。稳定性问题是不变的，特别是不需要米勒(miller)补偿。输出节点A201直接驱动输出节点O，并在控制电流I1为零或非常小(I1＜I2或I1＜I3)时确保闭环。LDO可实施为使得控制电流I2和I3是相等的DC电流。作为图3所示的LDO的实施例的替代方案，其中控制电流I2和I3使输出驱动器110和120关闭，两个跨阻抗级30和40的虚拟地能够设定为与图1中所示的实施例中实施的栅极源电压略有不同，以实现相同的结果。

图4示出了图3LDO 3的输入放大器级200的可能实施例。图4中所示的输入放大器级200的实施例配置为提供三个控制电流I1的三个复制品以驱动两个跨阻抗级30和40以及输出节点O。输入放大器级200包括放大器级210，放大器级210可配置为NMOS放大器级或PMOS放大器级，这取决于可用的动态范围。放大器级210包括用于施加反馈电压Vfb的晶体管211，以及用于施加基准电压Vref的晶体管212，反馈电压Vfb从在输出节点O处经调节的输出电压Vreg导出。放大器级210连接到电流源220。

输入放大器级200还包括PMOS镜级230和NMOS镜级240。在输出连接件A201处提供的控制电流I1在第一PMOS镜级231的PMOS晶体管234和第一NMOS镜级241的NMOS晶体管244之间的连接处传递。在输入放大器级200的输出连接件A202处提供的控制电流I1在第二PMOS镜级232的PMOS晶体管235和第二NMOS镜级242的NMOS晶体管245之间的连接处传递。在输入放大器级200的输出连接件A203处提供的控制电流I1在第三PMOS镜级233的PMOS晶体管236和第三NMOS镜级243的NMOS晶体管246之间的连接处传递。

如上文所述，图4中所示的输入放大器级200的实施例包括多个镜。

图4的电路配置在镜之间的偏移情况下可能是关键的。当图3的LDO在空载操作状态中操作时，偏移量能够使控制电流I1注入跨阻抗级30和跨阻抗级40中。在这种情况下，控制电流I1可以很大，使得可以补偿控制电流I2和控制电流I3。结果，控制输出驱动器110和120以使二者在导电状态中操作。在这种情况下，恢复了输出驱动器110和120在导电状态中操作的不希望的撬棍状态。

图5示出了具有输出和输入能力的LDO 4的改进实施例。图5中所示的LDO 4包括输出节点O以提供经调节的输出电压Vreg。输出电流支路100耦合到提供电源电压VDD的电源线Vsupply和基准电位之间的输出节点O。输出电流支路100包括可配置为输出晶体管的输出驱动器110和可配置为输出晶体管的输出驱动器120。这两个输出驱动器都配置为在第一操作状态和第二操作状态中操作。当在第一操作状态中操作时，输出驱动器110和输出驱动器120的相应的导电率高于驱动器在第二操作状态中的导电率。根据可能的实施例，输出驱动器110和120的第一操作状态可以是晶体管的导电状态，且第二操作状态可以是输出驱动器的非导电状态。

LDO 4还包括输入放大器级200，输入放大器级200具有输入侧I200以施加输入信号Vin，该输入信号Vin是基准信号Vref以及从经调节的输出信号Vreg导出的反馈信号Vfb的差分信号。输入放大器级200具有输出侧O200，以提供控制电流I1以控制输出驱动器110和输出驱动器120的操作状态。输入放大器级200根据输入信号Vin生成控制电流I1。

LDO 4还包括电流生成器单元300，用于当输入放大器级200的输出侧O200处的输出电流I1低于阈值电平或者是零信号(即具有零电平的信号)时，提供控制电流I2以使输出驱动器110在第二操作状态(例如低导电率状态或非导电状态)中操作，并且提供控制电流I3以使输出驱动器120在第二操作状态(例如低导电率状态或非导电状态)中操作。特别地，当LDO调节器在空载状态或控制电流I1为零或非常小时，电流生成器单元300生成控制电流I2和控制电流I3，以使输出驱动器110和120在低导电或非导电状态中操作。

电流生成器单元300包括电流生成器310。输入放大器级200的输出侧O200耦合到电流生成器310。电流生成器310可配置为浮动电流生成器。电流生成器单元300还包括电流生成器320和电流生成器330，在第一电流支路10中，所述电流生成器320和电流生成器330与电流生成器310串联耦合。第一电流支路10布置在提供电源电位VDD的电源线Vsupply和基准电位之间。电流生成器310包括第一晶体管311和第二晶体管312。第一电流生成器310的第一晶体管311和第二晶体管和312具有不同导电类型。第一晶体管311可配置为NMOS晶体管，且第二晶体管312可配置为PMOS晶体管。电流生成器310的第一晶体管311和第二晶体管312串联连接，使得第一晶体管311的源极节点S311连接到电流生成器310的第二晶体管312的源极节点S312。电流生成器320连接到电流生成器310的第一晶体管311的漏极连接件D311。电流生成器330连接到电流生成器310的第二晶体管312的漏极连接件D312。

LDO 4还包括串联连接在电源线Vsupply和基准电位之间的第二电流支路20中的电压源21、电流生成器22、晶体管23和晶体管24。晶体管23和24配置为具有不同导电类型的晶体管。特别地，晶体管23可配置为NMOS晶体管，且晶体管24可配置为PMOS晶体管。根据用于第二电流支路的另一可能实施例，电压源21的正极端子耦合到电源电位，并且电流生成器22从节点N22连接到地GND。

第二电流支路20的晶体管23和晶体管24串联连接，使得晶体管23的源极节点S23连接到晶体管24的源极节点S24。电流生成器22连接到晶体管23的漏极连接件D23。晶体管24的漏极连接件D24连接到电压源21。第二电流支路20耦合在提供电源电压VDD的电源线Vsupply和基准电位之间。

晶体管311的控制连接件G311连接到第二电流支路20的节点N21，该节点N21在晶体管23的漏极连接件D23和电流生成器22之间。晶体管312的控制连接件G312连接到第二电流支路20的节点N22，该节点N22在晶体管24的漏极连接件D24和电压源21之间。晶体管23和311以及晶体管24和312匹配以精确设定浮动生成器310的电流。

LDO 4包括第一跨阻抗放大器级30，所述第一跨阻抗放大器级30布置在输出驱动器110的控制连接件G110和第一电流支路10的第一节点N11之间，该第一节点N11在电流生成器310与电流生成器320之间。特别地，第一电流支路10的第一节点N11布置在电流生成器320和晶体管311的漏极连接件D311之间。

LDO 4还包括第二跨阻抗放大器级40，所述第二跨阻抗放大器级40布置在输出驱动器120的控制连接件G120和第一电流支路10的第二节点N12之间，该第二节点N12在电流生成器310与电流生成器330之间。特别地，第一电流支路10的第二节点N12布置在电流生成器310的晶体管312的漏极连接件D312和电流生成器330之间。

输入放大器级200在输出侧O200处包括第一输出连接件A201以提供/接收控制电流I1。输入放大器级200的输出连接件A201耦合到LDO 4的输出节点O。输入放大器级200配置为，当LDO在驱动操作模式中操作时，在输出连接件A201处提供控制电流I1。输入放大器级200配置为，当LDO在输入操作模式中操作时，在输出连接件A201处接收控制电流I1。

输入放大器级200在输出侧O200处还包括输出连接件A202以提供/接收控制电流I1。输入放大器级200的输出连接件A202连接到第一电流支路10的第三节点N13，该第三节点N13在晶体管311的源极连接件S311和晶体管312的源极连接件S312之间。输入放大器级200配置为，当LDO 4在驱动操作模式中操作时，在输出连接件A202处提供控制电流I1。输入放大器级200进一步配置为，当LDO 4在输入操作模式中操作时，在输出连接件A202处接收控制电流I1。

当在输入放大器级200的输出连接件A202处提供的控制电流I1进入电流生成器310时，输出驱动器110在第一操作状态中操作，即在输出驱动器110具有高导电率的操作状态中操作，并且输出驱动器120在第二操作状态中操作，再该第二操作状态中，输出驱动器120具有低导电率或在不导电状态中。

当在输入放大器级200的输出连接件A202处接收的控制电流I1离开电流生成器310时，输出驱动器110在第二操作状态中操作，在第二操作状态中，输出驱动器110具有低导电率或者在非导电状态中操作，并且输出驱动器120在第一操作状态中操作，在第一操作状态中，输出驱动器120具有高导电率。

输入放大器级200能够是在输入信号Vin下生成控制电流I1的任何种类的差分对。根据可能的实施例，输入放大器级能够如图4中所示配置，其中仅需要用于控制电流I1的两个匹配路径。

图6更详细地示出了具有输入放大器级200的实施例的LDO 4。输入放大器级200包括连接到电流源220的放大器级210。放大器级210可配置为NMOS级，所述NMOS级包括晶体管211以接收从经调节的输出信号/电压Vreg导出的反馈信号/电压Vfb，并且包括晶体管212以施加基准信号/电压Vref。在晶体管211的控制端子处接收的反馈电压Vfb借助于包括电阻器70和80的电阻分压器的反馈网络从经调节的输出电压Vreg导出。

输入放大器级200还包括PMOS镜级230和NMOS镜级240。在输入放大器级的输出连接件A201处提供的控制电流I1在第一PMOS镜级231的晶体管234(例如PMOS晶体管)和第一NMOS镜级241的晶体管244(例如NMOS晶体管)之间的连接处传递。提供/接收控制电流I1的、输入放大器级200的输出连接件A202位于第二PMOS镜级232的晶体管235(例如PMOS晶体管)和第二NMOS镜级242的晶体管245(例如NMOS晶体管)之间的连接处。关于图6中所示的LDO调节器4的其他组件，参考图5。

图5和图6中所示的LDO调节器4配置为AB类LDO。根据输入范围，输入放大器级200能够包括P-MOS或N-MOS差分对，且甚至可以是交叉的解决方案。

由跨阻抗放大器级30和40的跨导设定的非常低的阻抗驱动输出晶体管110和120的大栅极。此外，驱动上拉和下拉部分的共享信号I1作为电流模式，因此回路中不存在高阻抗节点：不需要米勒补偿，并且关于负载电容和电流的相关约束消失。此外，跨阻抗级30和40提供最小数量的高阶极点以确保结构的优异相位裕度。通过这种方式，经调节的输出可以起主导极点的作用。

当没有电流I1来自输入放大器级200时，由晶体管311、312和23、24表示的浮动生成器在跨阻抗级30和40中注入的小偏移电流使功率器件110和120处于低导电状态/关闭状态。与输入对生成的电流匹配的电流在这种操作条件下以最小的驱动能力闭合回路。通过在负载电流的两种感测中利用跨阻抗放大器级30和40的优点来增强LDO的稳定性。

根据图5和图6中所示的LDO 4的实施例，输入放大器级200是跨导级，其仅具有两个输出连接件A201、A202，而不是如图3中LDO 3的实施例所示的三个输出连接件。跨阻抗级30和40中的偏移是经由浮动生成器(即晶体管311和312)加上两个电流生成器320和330的串联组合获得的。假设电流生成器22提供电流I0＝Ia，电流生成器320提供控制电流I2＝Ia-ε，且电流生成器330提供控制电流I3＝Ib。当然，为了在跨阻抗级中使相同电阻器具有对称偏移，可以将由电流生成器330提供的控制电流I3设定为等于Ia-ε，即等于由电流生成器320提供的控制电流I2。

晶体管311和23以及晶体管312和24是匹配对。以这种方式，在控制电流I1没有任何贡献的情况下，它们强制产生电流Ia。一旦参数ε设置为ε＞0，就在跨阻抗级30和40中注入剩余电流ε*Ia，以关闭输出驱动器110和120。

同时，浮动生成器也用作控制分流器。假设在晶体管311和312的源极连接件处观察到相同的阻抗，则在输入放大器级200的输出连接件A202处提供的控制电流I1在上LDO支路50中被分走一半，即到输出驱动器110的控制连接件，并且在下LDO支路60中被分走一半，即到输出驱动器120的控制连接件。

如果控制电流I1进入电流生成器310，则控制电流I1倾向于减去LDO下支路60中的电流到输出驱动器120的控制连接件，并增加LDO上支路50中的电流到输出驱动器110的控制连接件。在这种情况下，LDO 4在输出操作状态中操作，在驱动操作状态中，输出驱动器110在导电状态中操作，且输出驱动器120在低导电/非导电状态中操作。另一方面，如果控制电流I1离开电流生成器310，则控制电流I1倾向于增加下LDO支路60中的电流到输出驱动器120的控制连接件，并减去上LDO支路50中的电流到输出驱动器110的控制连接件。在这种情况下，LDO 4在输入操作模式中操作，在输入操作模式中，输出驱动器110在低导电状态/非导电状态中操作，并且输出驱动器120在高导电状态中操作。

以这种方式，分流器的实施使输入放大器级200内部的任何偏移对撬棍生成无效。与图3中所示的LDO 3实施例和图4中所示的输入放大器级200相比，这是优势，其中，用于上拉器件110和下拉器件120的控制电流I1经由复制镜获得。根据图3和图4中所示的LDO 3的实施例，P-MOS镜级和N-MOS镜级中的晶体管可能会在驱动部分110和120中生成强制传导的DC贡献。

因此，根据LDO 4的实施例，在输入放大器级200的镜中不需要大程度的匹配。因此，获得了更小和更少、即两个而不是三个使整个信号路径更快的复制电流生成器。另一方面，很明显，撬棍最小化要求分流器的三个串联电流生成器(即电流生成器310、320和330)之间的最高程度的匹配。

无论如何，电流生成器320和330不属于信号路径50、60，即使它们的信号速度非常大，也不会对极端匹配特性产生显著影响。实际上，与图4中的镜不同，晶体管311和312的源极连接件处的阻抗是由两个跨导并联连接所给出的回路中最低之一。因此，即使在大的寄生的高负载的情况下也能够足够快。

附图标记列表

1、2、3 LDO调节器的实施例

10、20 LDO的电流支路

21 电压源

22 电流生成器

23、24 晶体管

30、40 跨阻抗放大器级

50、60 上和下LDO支路

70、80 电阻器

100 输出电流支路

110、120 输出驱动器

200 输入放大器级

210 放大器级

220 电流生成器

230 PMOS镜

240 NMOS镜

300 电流生成器单元

310、320、330 电流生成器

O 输出节点

I1、I2、I3 控制电流

Vreg 经调节的输出电压

Vin 输出信号

Vref 基准信号

Vfb 反馈信号

Claims (15)

1.一种低压差调节器，包括：

-输出节点(O)，用于提供经调节的输出电压(Vreg)，

-耦合到输出节点(O)的输出电流支路(100)，所述输出电流支路包括第一输出驱动器(110)和第二输出驱动器(120)，其中，所述第一和第二输出驱动器(110、120)配置为在第一和第二操作状态中操作，其中，所述第一和第二输出驱动器(110、120)的相应导电率在第一操作状态中比在第二操作状态中高，

-输入放大器级(200)，其具有输入侧(I200)以施加输入信号(Vin)，并且具有输出侧(O200)以提供第一控制电流(I1)以控制第一和第二输出驱动器(110、120)的操作状态，其中，所述输入放大器级(200)根据输入信号(Vin)生成第一控制电流(I1)，

-电流生成器单元(300)，用于当输入放大器级(200)的输出侧(O200)处的第一控制电流(I1)低于阈值电平时，提供第二控制电流(I2)以使第一输出驱动器(110)在第二操作状态中操作并提供第三控制电流(I3)以使第二输出驱动器(120)在第二操作状态中操作。

2.如权利要求1所述的低压差调节器，

-其中，所述电流生成器单元(300)包括第一电流生成器(310)，

-其中，所述输入放大器级(200)的输出侧(O200)耦合到第一电流生成器(310)。

3.如权利要求2所述的低压差调节器，

-其中，所述第一电流生成器(310)配置为浮动电流生成器。

4.如权利要求2或3所述的低压差调节器，

-其中，当第一控制电流(I1)进入第一电流生成器(310)时，所述第一输出驱动器(110)在第一操作状态中操作并且第二输出驱动器(120)在第二操作状态中操作，

-其中，当第一控制电流(I1)离开第一电流生成器(310)时，所述第一输出驱动器(110)在第二操作状态中操作并且第二输出驱动器(120)在第一操作状态中操作。

5.如权利要求1至4所述的低压差调节器，包括：

-第一电流支路(10)，

-其中，所述电流生成器单元(300)包括第二电流生成器(320)和第三电流生成器(330)，在第一电流支路(10)中，所述第二电流生成器(320)和第三电流生成器(330)与第一电流生成器(310)串联耦合。

6.如权利要求2至5所述的低压差调节器，

其中，所述第一电流生成器(310)包括具有不同导电类型的第一晶体管(311)和第二晶体管(312)。

7.如权利要求6所述的低压差调节器，

其中，所述第一晶体管(311)和所述第二晶体管(312)串联连接，使得第一晶体管(311)的源极节点(S311)连接到第二晶体管(312)的源极节点(S312)。

8.如权利要求7所述的低压差调节器，包括：

-第二电流支路(20)，

-其中，所述第二电流支路(20)包括在第二电流支路(20)中串联连接的电压源(21)和第四电流生成器(22)以及第三晶体管(23)和第四晶体管(24)，所述第三和第四晶体管(23、24)具有不同导电类型。

9.如权利要求8所述的低压差调节器，

其中，所述第三晶体管(23)和所述第四晶体管(24)串联连接，使得第三晶体管(23)的源极节点(S23)连接到第四晶体管(24)的源极节点(S24)。

10.如权利要求8或9所述的低压差调节器，

-其中，所述第一晶体管(311)的控制连接件(G311)连接到第二电流支路(20)的第一节点(N21)，该第一节点(N21)在第三晶体管(23)的漏极连接件(D23)和第四电流生成器(22)之间，

-其中，所述第二晶体管(312)的控制连接件(G312)连接到第二电流支路(20)的第二节点(N22)，该第二节点(N22)在第四晶体管(24)的漏极连接件(D24)和电压源(21)之间。

11.如权利要求5至10所述的低压差调节器，包括：

-第一跨阻抗放大器级(30)，其布置在第一输出驱动器(110)的控制连接件(G110)和第一电流支路(10)的第一节点(N11)之间，该第一节点(N11)在第一电流生成器(310)和第二电流生成器(320)之间，

-第二跨阻抗放大器级(40)，其布置在第二输出驱动器(120)的控制连接件(G120)和第一电流支路(10)的第二节点(N12)之间，该第二节点(N12)在第一电流生成器(310)和第三电流生成器(330)之间。

12.如权利要求5至11所述的低压差调节器，

-其中，所述输入放大器级(200)在输出侧(O200)处包括第一输出连接件(A201)以提供/接收第一控制电流(I1)，其中，所述输入放大器级(200)的第一输出连接件(A201)耦合到低压差调节器的输出节点(O)，

-其中，所述输入放大器级(200)在输出侧(O200)处包括第二输出连接件(A202)以提供/接收第一控制电流(I1)，其中，所述输入放大器级(200)的第二输出连接件(A202)耦合到第一电流支路(10)的第三节点(N13)，所述第三节点(N13)在第一晶体管(311)的源极连接件(S311)和第二晶体管(312)的源极连接件(S312)之间。

13.如权利要求1所述的低压差调节器，包括：

-第一跨阻抗放大器级(30)，其连接到第一输出驱动器(110)的控制连接件(G110)，

-第二跨阻抗放大器级(40)，其连接到第二输出驱动器(120)的控制连接件(G120)，

-其中，所述输入放大器级(200)在输出侧(O200)处包括第一输出连接件(A201)，以提供/接收第一控制电流(I1)，其中，所述输入放大器(200)的第一输出连接件(A201)连接到低压差调节器的输出节点(O)，

-其中，所述输入放大器级(200)在输出侧(O200)处包括第二输出连接件(A202)和第三输出连接件(A203)，以提供/接收第一控制电流(I1)，其中，所述输入放大器级(200)的第二输出连接件(A202)连接到第一跨阻抗放大器级(30)，并且所述输入放大器级(200)的第三输出连接件(A203)连接到第二跨阻抗放大器级(40)。

14.如权利要求13所述的低压差调节器，

-其中，所述电流生成器单元(300)包括第一电流生成器(340)和第二电流生成器(350)，

-其中，所述第一电流生成器(340)连接到第一跨阻抗放大器级(30)以提供第二控制电流(I2)，以使第一输出驱动器(110)在第二操作状态中操作，

-其中，所述第二电流生成器(350)连接到第二跨阻抗放大器级(40)以提供第三控制电流(I3)，以使第二输出驱动器(120)在第二操作状态中操作。

15.如权利要求1至14所述的低压差调节器，

其中，所述第一输出驱动器(110)配置为第一导电类型的晶体管，且所述第二输出驱动器(120)配置为与第一导电类型不同的第二导电类型的晶体管。