CN110323198A - 非接触式上下芯片封装结构及其封装方法 - Google Patents

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Abstract

本发明公开一种非接触式上下芯片封装结构及其封装方法，包括：引线框、第一芯片、第二芯片和塑封体，所述引线框包括第一子框架和第二子框架，所述第一子框架和第二子框架相对的一侧均设有第一引脚、第二引脚和第三引脚，并且所述第二引脚位于第一引脚的下方，所述第一芯片的下表面与第一子框架和第二子框架上的第一引脚分别电性连接，所述第二芯片的下表面通过绝缘胶层与第一子框架和第二子框架上的第二引脚分别固定连接，上表面通过焊线与第一子框架和第二子框架上的第三引脚分别电性连接，所述塑封体包封所述第一芯片、第二芯片、第一引脚、第二引脚和第三引脚。本发明使小芯片埋于大芯片的底部，提高了引线框结构空间的利用率，降低了封装体积，提高了散热效率。

Description

非接触式上下芯片封装结构及其封装方法
技术领域
本发明涉及微电子封装技术领域，具体涉及一种非接触式上下芯片封装结构及其封装方法。
背景技术
芯片封装，是一种将集成电路用绝缘的塑料或陶瓷材料打包的技术，不仅直到安放、固定、密封、保护芯片和增强导热性能的作用，而且还是沟通芯片内部世界与外部电路的桥梁。随着智能产品和可穿戴设备向更小、更薄、更轻的方向发展，芯片的制造工艺也不断从微米向纳米级发展，但芯片制造的工艺尺寸越往下发展越困难。
如说明书附图1所示，现有的多芯片封装主要的方式是大芯片20叠载在引线框10的上表面，小芯片30叠载在大芯片20上表面，这样的结构小芯片30与大芯片20之间距离很近，大芯片20下表面到塑封体40的下表面的距离，以及小芯片30到塑封体40的上表面的距离均较大，不利用芯片之间的散热，塑封成型后塑封体40厚度大，产品整体体积较大。
发明内容
本发明针对现有技术存在之缺失，提供一种非接触式上下芯片封装结构及其封装方法，其能节省芯片的封装空间，减少塑封体的厚度，提高芯片散热效率。
为实现上述目的，本发明采用如下之技术方案：
一种非接触式上下芯片封装结构，包括：
引线框，所述引线框包括第一子框架和第二子框架，所述第一子框架和第二子框架相对的一侧均设有第一引脚、第二引脚和第三引脚，所述第一引脚和第二引脚上下错开设置，并且所述第二引脚位于第一引脚的下方，所述第一子框架和第二子框架上的第一引脚之间形成有第一开口，所述第一子框架和第二子框架上的第二引脚之间形成有第二开口，所述第一开口的宽度大于第二开口的宽度；
第一芯片，所述第一芯片的下表面与第一子框架和第二子框架上的第一引脚分别电性连接，并且所述第一芯片的下表面一部分被第一开口暴露；
第二芯片，所述第二芯片的下表面通过绝缘胶层与第一子框架和第二子框架上的第二引脚分别固定连接，并且所述第二芯片的下表面一部分被第二开口暴露，所述第二芯片的上表面通过焊线与第一子框架和第二子框架上的第三引脚分别电性连接，所述第二芯片的上表面与第一芯片的下表面之间保持有间隙；
塑封体，所述塑封体包封所述第一芯片、第二芯片、第一引脚、第二引脚和第三引脚。
作为本发明的一种优选方案，所述第一引脚为与引线框主体的上表面平齐的平直引脚，所述第二引脚和第三引脚均为自引线框主体的上表面向下打凹的打凹引脚，并且所述第二引脚和第三引脚的上表面平齐。
作为本发明的一种优选方案，所述第一芯片的下表面设有向下凸伸的铜柱凸点，所述铜柱凸点的末端设有锡帽，所述第一芯片通过锡帽与第一子框架和第二子框架上的第一引脚分别焊接连接。
作为本发明的一种优选方案，所述第二芯片的上表面设有若干焊盘，所述焊盘通过焊线与第一子框架和第二子框架上的第三引脚分别焊接连接。
作为本发明的一种优选方案，所述第二引脚伸出于第一开口的下方。
一种非接触式上下芯片封装方法，包括以下步骤：
1)成型引脚：采用冲切或切割方式，在引线框的第一子框架和第二子框架上成型出第一引脚、第二引脚和第三引脚，并使第一引脚的伸出长度小于第二引脚和第三引脚的伸出长度；
2)第二引脚打凹成型：采用模具对第二引脚进行冲压，使第二引脚相对第一引脚向下弯折，使第一子框架和第二子框架上的第一引脚之间形成第一开口，第一子框架和第二子框架上的第二引脚之间形成第二开口，第一开口的宽度大于第二开口的宽度；
3)第三引脚打凹成型：采用模具对第三引脚进行冲压，使第三引脚相对第一引脚向下弯折；其中，所述第三引脚包括三个内引脚和四个***引脚，冲压时，先打凹三个内引脚再打凹四个***引脚。
4)第二芯片组装：首先，使第二芯片穿过第一开口，然后，采用绝缘胶层使第二芯片与第一子框架和第二子框架上的第二引脚分别固定连接，最后，通过焊线使第二芯片的上表面与第三引脚电性连接；
5)第一芯片组装：采用回流焊使第一芯片的下表面与第一子框架和第二子框架上的第一引脚分别电性连接；
6)封装成型：通过真空模具使封装材料包封所述第一芯片、第二芯片、第一引脚、第二引脚和第三引脚从而形成塑封体；
7)切筋成型，将引线框上的连接筋切断，形成多个分散的封装体。
作为本发明的一种优选方案，步骤3)中，第三引脚的上表面与第二引脚的上表面平齐。
作为本发明的一种优选方案，步骤4)中，第二芯片组装时，在温度为140℃～160℃时烘烤2～3h使绝缘胶层固化，实现第二芯片与第二引脚的固定连接。
作为本发明的一种优选方案，所述第一芯片的上表面与塑封体的上表面的距离为90-110μm。
作为本发明的一种优选方案，步骤6)中，所述封装材料选用流动性好、粒径小于50μm的塑料颗粒。
本发明与现有技术相比具有明显的优点和有益效果，具体而言，通过使第二引脚和第三引脚相对第一引脚向下打凹，第一芯片安装于第一子框架和第二子框架上的第一引脚上，第二芯片安装于第一子框架和第二子框架上的第二引脚上，并且第二芯片通过焊线与第三引脚电连接，从而使小芯片埋于大芯片的底部，并且小芯片与大芯片之间保持间距，比起小芯片叠载到大芯片表面的结构提高了引线框结构空间的利用率，减少了塑封体的厚度，降低了封装体积，有利于产品朝更小、更薄、更轻的方向发展；同时芯片距离塑封体上下两侧表面更近，更有利于芯片散热，提高产品生产质量，提高产品使用寿命；第二引脚和第三引脚均为自引线框主体的上表面向下打凹的打凹引脚，减少了焊线的长度，线弧更稳定。
为更清楚地阐述本发明的结构特征、技术手段及其所达到的具体目的和功能，下面结合附图与具体实施例来对本发明作进一步详细说明：
附图说明
图1是现有技术中的芯片封装结构示意图；
图2是本发明之实施例的俯视结构示意图；
图3是本发明之实施例的侧视结构示意图；
图4是本发明之实施例切筋后的结构示意图。
附图标识说明：
10、引线框； 11、第一子框架； 12、第二子框架；
13、第一引脚； 14、第二引脚； 15、第三引脚；
16、焊线； 17、绝缘胶层； 20、第一芯片；
21、铜柱凸点； 30、第二芯片； 31、焊盘；
40、塑封体。
具体实施方式
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述发明和简化描述，而不是指示或暗示所指的位置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以视具体情况理解上述术语在本发明中的具体含义。
如图2-4所示，一种非接触式上下芯片封装结构，包括：引线框10，所述引线框10包括第一子框架11和第二子框架12，所述第一子框架11和第二子框架12相对的一侧均设有第一引脚13、第二引脚14和第三引脚15，所述第一引脚13和第二引脚14上下错开设置，并且所述第二引脚14位于第一引脚13的下方，所述第一子框架11和第二子框架12上的第一引脚13之间形成有第一开口，所述第二引脚14伸出于第一开口的下方，所述第一子框架11和第二子框架12上的第二引脚14之间形成有第二开口，所述第一开口的宽度大于第二开口的宽度；第一芯片20，所述第一芯片20的下表面与第一子框架11和第二子框架12上的第一引脚13分别电性连接，并且所述第一芯片20的下表面一部分被第一开口暴露；第二芯片30，所述第二芯片30的下表面通过绝缘胶层17与第一子框架11和第二子框架12上的第二引脚14分别固定连接，并且所述第二芯片30的下表面一部分被第二开口暴露，所述第二芯片30的上表面通过焊线16与第一子框架11和第二子框架12上的第三引脚15分别电性连接，所述第二芯片30的上表面与第一芯片20的下表面之间保持有间隙；塑封体40，所述塑封体40包封所述第一芯片20、第二芯片30、第一引脚13、第二引脚14和第三引脚15，所述第一芯片20的上表面与塑封体40的上表面的距离为90-110μm，具体为100μm。具体的，本发明中的第一子框架11和第二子框架12在分切前通过连接筋一体连接。
具体的，所述第一引脚13为与引线框主体的上表面平齐的平直引脚，所述第二引脚14和第三引脚15均为自引线框主体的上表面向下打凹的打凹引脚，并且所述第二引脚14和第三引脚15的上表面平齐。所述第一芯片20的下表面设有向下凸伸的铜柱凸点21，所述铜柱凸点21的末端设有锡帽，所述第一芯片20通过锡帽与第一子框架11和第二子框架12上的第一引脚13分别焊接连接。所述第二芯片30的上表面设有若干焊盘31，所述焊盘31通过焊线16与第一子框架11和第二子框架12上的第三引脚15分别焊接连接。
一种非接触式上下芯片封装方法，包括以下步骤：
1)成型引脚：采用冲切或切割方式，在引线框10的第一子框架11和第二子框架12上成型出第一引脚13、第二引脚14和第三引脚15，并使第一引脚13的伸出长度小于第二引脚14和第三引脚15的伸出长度，第二引脚14的表面积大于第一引脚13和第三引脚15的表面积；
2)第二引脚14打凹成型：采用模具对第二引脚14进行冲压，使第二引脚14相对第一引脚13向下弯折，使第一子框架11和第二子框架12上的第一引脚13之间形成第一开口，第一子框架11和第二子框架12上的第二引脚14之间形成第二开口，第一开口的宽度大于第二开口的宽度；
3)第三引脚15打凹成型：采用模具对第三引脚15进行冲压，使第三引脚15相对第一引脚13向下弯折；其中，所述第三引脚15包括三个内引脚和四个***引脚，冲压时，先打凹三个内引脚再打凹四个***引脚，最终使第三引脚15的上表面与第二引脚14的上表面平齐；
4)第二芯片30组装：首先，使第二芯片30穿过第一开口，然后，采用绝缘胶层17使第二芯片30与第一子框架11和第二子框架12上的第二引脚14分别固定连接，最后，通过焊线16使第二芯片30上表面的焊盘31与第三引脚15电性连接；其中，绝缘胶层17在温度为140℃～160℃时烘烤2～3h后进行固化，实现第二芯片30与第二引脚14的固定连接；
5)第一芯片20组装：所述第一芯片20的下表面设有若干铜柱凸点21，铜柱凸点21的末端设有锡帽，锡帽经过回流焊使第一芯片20的下表面与第一子框架11和第二子框架12上的第一引脚13分别电性连接；
6)封装成型：通过真空模具使封装材料包封所述第一芯片20、第二芯片30、第一引脚13、第二引脚14和第三引脚15从而形成塑封体40，并控制第一芯片20的上表面与塑封体40的上表面的距离为90-110μm，具体为100μm；封装时，所述封装材料选用流动性好、粒径小于50μm的塑料颗粒。
7)切筋成型，将引线框10上的连接筋切断，形成多个分散的封装体，同时对引线框10的外引脚进行弯折成型。
以上所述，仅是本发明的较佳实施例而已，并不用以限制本发明，故凡是依据本发明的技术实际对以上实施例所作的任何修改、等同替换、改进等，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种非接触式上下芯片封装结构，其特征在于，包括：
引线框，所述引线框包括第一子框架和第二子框架，所述第一子框架和第二子框架相对的一侧均设有第一引脚、第二引脚和第三引脚，所述第一引脚和第二引脚上下错开设置，并且所述第二引脚位于第一引脚的下方，所述第一子框架和第二子框架上的第一引脚之间形成有第一开口，所述第一子框架和第二子框架上的第二引脚之间形成有第二开口，所述第一开口的宽度大于第二开口的宽度；
第一芯片，所述第一芯片的下表面与第一子框架和第二子框架上的第一引脚分别电性连接，并且所述第一芯片的下表面一部分被第一开口暴露；
第二芯片，所述第二芯片的下表面通过绝缘胶层与第一子框架和第二子框架上的第二引脚分别固定连接，并且所述第二芯片的下表面一部分被第二开口暴露，所述第二芯片的上表面通过焊线与第一子框架和第二子框架上的第三引脚分别电性连接，所述第二芯片的上表面与第一芯片的下表面之间保持有间隙；
塑封体，所述塑封体包封所述第一芯片、第二芯片、第一引脚、第二引脚和第三引脚。
2.根据权利要求1所述的非接触式上下芯片封装结构，其特征在于，所述第一引脚为与引线框主体的上表面平齐的平直引脚，所述第二引脚和第三引脚均为自引线框主体的上表面向下打凹的打凹引脚，并且所述第二引脚和第三引脚的上表面平齐。
3.根据权利要求1所述的非接触式上下芯片封装结构，其特征在于，所述第一芯片的下表面设有向下凸伸的铜柱凸点，所述铜柱凸点的末端设有锡帽，所述第一芯片通过锡帽与第一子框架和第二子框架上的第一引脚分别焊接连接。
4.根据权利要求1所述的非接触式上下芯片封装结构，其特征在于，所述第二芯片的上表面设有若干焊盘，所述焊盘通过焊线与第一子框架和第二子框架上的第三引脚分别焊接连接。
5.根据权利要求1所述的非接触式上下芯片封装结构，其特征在于，所述第二引脚伸出于第一开口的下方。
6.一种非接触式上下芯片封装方法，其特征在于，包括以下步骤：
1)成型引脚：采用冲切或切割方式，在引线框的第一子框架和第二子框架上成型出第一引脚、第二引脚和第三引脚，并使第一引脚的伸出长度小于第二引脚和第三引脚的伸出长度；
2)第二引脚打凹成型：采用模具对第二引脚进行冲压，使第二引脚相对第一引脚向下弯折，使第一子框架和第二子框架上的第一引脚之间形成第一开口，第一子框架和第二子框架上的第二引脚之间形成第二开口，第一开口的宽度大于第二开口的宽度；
3)第三引脚打凹成型：采用模具对第三引脚进行冲压，使第三引脚相对第一引脚向下弯折；
4)第二芯片组装：首先，使第二芯片穿过第一开口，然后，采用绝缘胶层使第二芯片与第一子框架和第二子框架上的第二引脚分别固定连接，最后，通过焊线使第二芯片的上表面与第三引脚电性连接；
5)第一芯片组装：采用回流焊使第一芯片的下表面与第一子框架和第二子框架上的第一引脚分别电性连接；
6)封装成型：通过真空模具使封装材料包封所述第一芯片、第二芯片、第一引脚、第二引脚和第三引脚从而形成塑封体。
7.根据权利要求6所述的非接触式上下芯片封装方法，其特征在于，
步骤3)中，第三引脚的上表面与第二引脚的上表面平齐。
8.根据权利要求6所述的非接触式上下芯片封装方法，其特征在于，步骤4)中，第二芯片组装时，在温度为140℃～160℃时烘烤2～3h使绝缘胶层固化，实现第二芯片与第二引脚的固定连接。
9.根据权利要求6所述的非接触式上下芯片封装方法，其特征在于，所述第一芯片的上表面与塑封体的上表面的距离为90-110μm。
10.根据权利要求6所述的非接触式上下芯片封装方法，其特征在于，步骤6)中，所述封装材料选用流动性好、粒径小于50μm的塑料颗粒。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725173A (zh) * 2020-06-05 2020-09-29 杰群电子科技（东莞）有限公司 一种堆叠封装结构及堆叠封装结构的制造方法

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1700458A (zh) * 2004-04-30 2005-11-23 三星电子株式会社 具有第一和第二导电凸点的半导体封装及其制造方法
US20090250796A1 (en) * 2008-04-04 2009-10-08 Gem Services, Inc. Semiconductor device package having features formed by stamping
US20100025839A1 (en) * 2008-08-01 2010-02-04 Nec Electronics Corporation Leadframe, semiconductor device, and method of manufacturing the same
CN101878524A (zh) * 2007-11-30 2010-11-03 夏普株式会社 源极驱动器、源极驱动器的制造方法和液晶模块
CN102231376A (zh) * 2011-06-30 2011-11-02 天水华天科技股份有限公司 多圈排列无载体双ic芯片封装件及其生产方法
CN102543937A (zh) * 2011-12-30 2012-07-04 北京工业大学 一种芯片上倒装芯片封装及制造方法
CN102569270A (zh) * 2011-01-28 2012-07-11 成都芯源***有限公司 堆叠式芯片封装结构、同步整流模块和变换器模块
CN103337483A (zh) * 2013-05-14 2013-10-02 天水华天科技股份有限公司 一种超薄型vsop封装件及其生产方法
CN103367313A (zh) * 2012-03-27 2013-10-23 英飞凌科技股份有限公司 电子装置及制造电子装置的方法
CN103745931A (zh) * 2013-12-05 2014-04-23 南通富士通微电子股份有限公司 引线框架和封装结构的形成方法
CN203573977U (zh) * 2013-10-24 2014-04-30 天水华天科技股份有限公司 封装密度大高频性能好的ic芯片堆叠封装件
CN103972197A (zh) * 2013-01-24 2014-08-06 富士通半导体股份有限公司 半导体器件及其制造方法、引线和制作该引线的方法
CN104465595A (zh) * 2014-12-02 2015-03-25 天水华天科技股份有限公司 基于定制引线框架的csp型mems封装件及生产方法
US20150325559A1 (en) * 2014-05-09 2015-11-12 Alpha And Omega Semiconductor Incorporated Embedded package and method thereof
CN109599377A (zh) * 2018-11-30 2019-04-09 珠海格力电器股份有限公司 功率模块及其封装方法
CN208796987U (zh) * 2018-07-24 2019-04-26 天水华天科技股份有限公司 一种引线框架及其超薄型小外形倒装封装件
CN210245488U (zh) * 2019-07-26 2020-04-03 广东气派科技有限公司 非接触式上下芯片封装结构

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1700458A (zh) * 2004-04-30 2005-11-23 三星电子株式会社 具有第一和第二导电凸点的半导体封装及其制造方法
CN101878524A (zh) * 2007-11-30 2010-11-03 夏普株式会社 源极驱动器、源极驱动器的制造方法和液晶模块
US20090250796A1 (en) * 2008-04-04 2009-10-08 Gem Services, Inc. Semiconductor device package having features formed by stamping
US20100025839A1 (en) * 2008-08-01 2010-02-04 Nec Electronics Corporation Leadframe, semiconductor device, and method of manufacturing the same
CN102569270A (zh) * 2011-01-28 2012-07-11 成都芯源***有限公司 堆叠式芯片封装结构、同步整流模块和变换器模块
CN102231376A (zh) * 2011-06-30 2011-11-02 天水华天科技股份有限公司 多圈排列无载体双ic芯片封装件及其生产方法
CN102543937A (zh) * 2011-12-30 2012-07-04 北京工业大学 一种芯片上倒装芯片封装及制造方法
CN103367313A (zh) * 2012-03-27 2013-10-23 英飞凌科技股份有限公司 电子装置及制造电子装置的方法
CN103972197A (zh) * 2013-01-24 2014-08-06 富士通半导体股份有限公司 半导体器件及其制造方法、引线和制作该引线的方法
CN103337483A (zh) * 2013-05-14 2013-10-02 天水华天科技股份有限公司 一种超薄型vsop封装件及其生产方法
CN203573977U (zh) * 2013-10-24 2014-04-30 天水华天科技股份有限公司 封装密度大高频性能好的ic芯片堆叠封装件
CN103745931A (zh) * 2013-12-05 2014-04-23 南通富士通微电子股份有限公司 引线框架和封装结构的形成方法
US20150325559A1 (en) * 2014-05-09 2015-11-12 Alpha And Omega Semiconductor Incorporated Embedded package and method thereof
CN104465595A (zh) * 2014-12-02 2015-03-25 天水华天科技股份有限公司 基于定制引线框架的csp型mems封装件及生产方法
CN208796987U (zh) * 2018-07-24 2019-04-26 天水华天科技股份有限公司 一种引线框架及其超薄型小外形倒装封装件
CN109599377A (zh) * 2018-11-30 2019-04-09 珠海格力电器股份有限公司 功率模块及其封装方法
CN210245488U (zh) * 2019-07-26 2020-04-03 广东气派科技有限公司 非接触式上下芯片封装结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725173A (zh) * 2020-06-05 2020-09-29 杰群电子科技（东莞）有限公司 一种堆叠封装结构及堆叠封装结构的制造方法

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