CN110322979B - 基于fpga的核电站数字控制计算机***核心处理单元 - Google Patents

基于fpga的核电站数字控制计算机***核心处理单元 Download PDF

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Abstract

基于FPGA的核电站数字控制计算机***核心处理单元，包括处理器板卡、映射缓存板卡、存储器板卡和优先读取控制器板卡，所述的处理器板卡与映射缓存板卡之间通过数据总线和地址总线连接，所述的映射缓存板卡与存储器板卡之间通过交互总线和存储总线连接，所述的存储器板卡与优先读取控制器板卡之间通过存储总线连接，所述的处理器板卡、映射缓存板卡和存储器板卡均采用非易失性FPGA和SRAM配合的构架构成，所述的优先读取控制板卡采用非易失性FPGA芯片构成，功耗降低，减少了出错的几率，提高了***的运行速度。

Description

基于FPGA的核电站数字控制计算机***核心处理单元
技术领域
本发明涉及核电站数字控制计算机***技术领域，具体地说就是一种基于FPGA的核电站数字控制计算机***核心处理单元，即一种数字控制计算机***CPU核心处理单元的板卡设计，使用非易失性FPGA芯片加SRAM的构架实现核心处理单元的硬件设计。
背景技术
目前国内核电站的数字控制计算机***，其CPU是基于PAL+逻辑器件架构，采用大量的PAL逻辑芯片和逻辑芯片搭建实现了SSCI-890核心处理单元。目前的SSCI-890核心处理单元由核心处理板卡、缓存功能板卡、存储器板卡和优先读取控制器四大主要板卡构成。涉及到的PAL芯片和逻辑器件数量众多，随着时间的推移，逻辑器件的发展速度十分迅速，PAL元器件的厂家基本停产，随着老化的严重已无法满足核电站长期稳定运行。所以需要对核电站的控制***进行稳定改造，在改造的过程中，选用非易失性FPGA对PAL器件和逻辑器件进行改进。
SSCI-890核心处理单元的处理器板卡由60多片PAL芯片、40多片逻辑芯片以及少量SRAM芯片等设计完成；映射缓存板卡由40多片PAL芯片、40多片逻辑芯片以及少量SRAM芯片等设计完成；存储器板卡由10多片PAL芯片、20多片逻辑芯片以及少量SRAM芯片等设计完成；优先读取控制板卡由多片PAL芯片、20多片逻辑芯片等设计完成，原板卡构成功耗大，器件数量多，维护难度高。
发明内容
本发明的目的在于提供一种基于FPGA的核电站数字控制计算机***核心处理单元，在硬件结构上对该核心处理单元使用非易失性FPGA芯片加SRAM的结构进行设计改进，最终实现其基本功能。
本发明解决其技术问题所采取的技术方案是：基于FPGA的核电站数字控制计算机***核心处理单元，包括处理器板卡、映射缓存板卡、存储器板卡和优先读取控制器板卡，所述的处理器板卡与映射缓存板卡之间通过数据总线和地址总线连接，所述的映射缓存板卡与存储器板卡之间通过交互总线和存储总线连接，所述的存储器板卡与优先读取控制器板卡之间通过存储总线连接，所述的处理器板卡、映射缓存板卡和存储器板卡均采用非易失性FPGA和SRAM配合的构架构成，所述的优先读取控制板卡采用非易失性FPGA芯片构成。
作为优化，所述的处理器板卡包括非易失性FPGA模块和SRAM模块，所述的非易失性FPGA模块包括指令解析模块、数据计算和存储模块、虚拟终端的控制和交互模块、掉电重启模块和初始化模块。
作为优化，所述的指令解析模块包括：指令缓存模块、微指令解码模块、微指令计数器块、微指令地址存储模块、地址跳转模块、存储数据解码模块I、存储数据解码模块II、专用解码模块；
所述的数据计算和存储模块包括：数据计算和逻辑处理模块、程序计数器模块、寄存器文件存储模块、累加器模块、标志寄存器模块、写使能控制存储模块、控制存储模块；
所述的虚拟终端的控制和交互模块包括：终端交互模块、串行总线模块、字节掩码模块、缓存总线模块、文字数据驱动模块；
所述的缓存总线模块和指令缓存模块与缓存板卡总线连接，所述的缓存总线模块通过字节掩码模块与数据计算和逻辑处理模块连接，所述的数据计算和逻辑处理模块分别与累加器模块、标志寄存器模块、程序计数器模块和寄存器文件存储模块连接，所述的数据计算和逻辑处理模块还通过数据逻辑输出模块与缓存板卡总线连接，所述的累加器模块分别与终端交互模块和微指令解码模块连接，所述的终端交互模块也通过字节掩码模块与数据计算和逻辑处理模块连接；所述的微指令解码模块分别与控制存储模块和写使能控制存储模块连接，所述的微指令计数器模块与微指令地址存储模块连接，所述的微指令地址存储模块与地址跳转模块连接，所述的写使能控制存储模块还与缓存板卡总线连接，所述的存储数据解码模块I、存储数据解码模块II和专用解码模块均与文字数据驱动模块连接，所述的文字数据驱动模块与缓存板卡总线连接。
作为优化，所述的映射缓存板卡包括非易失性FPGA模块和SRAM模块，所述的非易失性FPGA模块包括内存映射模块、实时时钟产生模块、输入输出排序模块、存储器交互模块和程序指令存储模块。
作为优化，所述的内存映射模块包括：物理地址驱动模块、映射数组模块、映射数组计数器模块、存储读写保护模块、映射状态模块、映射控制模块、虚拟地址计数模块、密钥逻辑模块、误地址存储模块、映射转换技术模块；
所述的输入输出排序模块包括：总线数据交互模块、输入输出数据交互模块、缓存标签模块、缓存数据模块、映射数据接收模块、存储错误校验模块；
所述的程序指令存储模块包括：读写控制初始化模块、读写控制模块；
所述的物理地址驱动模块分别与存储器交互模块、缓存标签模块、缓存数据模块和映射数据接收模块连接，所述的映射数组模块分别与存储器交互模块、缓存标签模块、缓存数据模块和映射数据接收模块连接，所述的存储器交互模块与内存总线和优先读取控制器板卡连接，所述的缓存数据模块分别与存储错误校验模块、总线数据交互模块、输入输出数据交互模块连接，所述的映射数据接收模块分别与存储错误校验模块、总线数据交互模块、输入输出数据交互模块连接，所述的实时时钟模块分别与存储读写保护模块、虚拟地址计数模块、映射控制模块、映射转换技术模块和读写控制模块连接。
作为优化，所述的存储器板卡包括非易失性FPGA模块和SRAM模块，所述的非易失性FPGA模块包括SRAM读写模块和存储错误检查与纠错模块。
作为优化，所述的SRAM读写模块包括：存储控制模块、地址锁存模块、板卡地址处理模块、数据收发模块、块数据收发模块；
所述的存储错误检查与纠错模块包括：存储交互模块、校验状态模块、纠错模块、同步模块、校验模块；
所述的数据收发模块和地址锁存模块均与缓存板卡连接，所述的数据收发模块分别与块数据收发模块和校验模块连接，所述的地址锁存模块分别与存储控制模块和板卡地址处理模块连接，所述的块数据收发模块分别与纠错模块、校验模块、同步模块和数据收发模块连接，所述的校验模块分别与同步模块、纠错模块和校验状态模块连接，所述的校验状态模块与存储交互模块连接，所述的存储交互模块与映射缓存板卡中的总线数据交互模块互相连接。
作为优化，所述的优先读取控制板卡采用非易失性FPGA芯片构成，优先读取控制板卡的非易失性FPGA芯片实现与块传输控制器的高速交互逻辑。
本发明的有益效果是：与现有技术相比，本发明的基于FPGA的核电站数字控制计算机***核心处理单元，对于整个CPU***而言，PAL芯片和逻辑芯片数量众多，导致板卡功耗增加，改成非易失性FPGA和SRAM构架后功耗降低，使用非易失性FPGA提高了***重启的稳定性和可靠性，重启后不需要从外部存储读取程序启动，减少了出错的几率，采用非易失性FPGA加SRAM的结构相比于之前PAL芯片和逻辑器件构架的板卡，在硬件和软件上更利于维护，运用了FPGA并行运行的优势，提高了***的运行速度。
附图说明
图1为本发明功能框架总图；
图2为本发明处理器板卡功能框架图；
图3为本发明处理器板卡工作原理图；
图4为本发明映射缓存板卡功能框架图；
图5为本发明映射缓存板卡工作原理图；
图6为本发明存储器板卡功能框架图；
图7为本发明存储器板卡工作原理图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
如图1所示实施例，基于FPGA的核电站数字控制计算机***核心处理单元，包括处理器板卡、映射缓存板卡、存储器板卡和优先读取控制器板卡，所述的处理器板卡与映射缓存板卡之间通过数据总线和地址总线连接，所述的映射缓存板卡与存储器板卡之间通过交互总线和存储总线连接，所述的存储器板卡与优先读取控制器板卡之间通过存储总线连接，所述的处理器板卡、映射缓存板卡和存储器板卡均采用非易失性FPGA和SRAM配合的构架构成，所述的优先读取控制板卡采用非易失性FPGA芯片构成。
将核心处理单元的处理器板卡、映射缓存板卡、存储器板卡和优先读取控制器板卡上PAL芯片和逻辑器件的功能采用非易失性FPGA进行硬件描述语言编程实现，板卡采用非易失性FPGA和SRAM配合的构架或者采用单非易失性FPGA构架实现。
如图2和图3所示实施例，所述的处理器板卡包括非易失性FPGA模块和SRAM模块，所述的非易失性FPGA模块包括指令解析模块、数据计算和存储模块、虚拟终端的控制和交互模块、掉电重启模块和初始化模块。
所述的指令解析模块包括：指令缓存模块、微指令解码模块、微指令计数器块、微指令地址存储模块、地址跳转模块、存储数据解码模块I、存储数据解码模块II、专用解码模块；
所述的数据计算和存储模块包括：数据计算和逻辑处理模块、程序计数器模块、寄存器文件存储模块、累加器模块、标志寄存器模块、写使能控制存储模块、控制存储模块；
所述的虚拟终端的控制和交互模块包括：终端交互模块、串行总线模块、字节掩码模块、缓存总线模块、文字数据驱动模块。
SSCI-890核心处理单元的处理器板卡采用非易失性FPGA和SRAM配合的构架完成。处理器板卡的非易失性FPGA负责完成指令解析逻辑，数据计算和存储逻辑，与虚拟终端的控制和交互逻辑，掉电重启，初始化等功能。SSCI-890核心处理单元的处理器板卡FPGA内部实现原理图如图3，FPGA通过指令缓存模块和缓存总线模块分别接收到由缓存板卡总线传输来的微指令和数据。缓存总线模块接收到的数据进入数据计算和逻辑处理模块进行算数和逻辑运算，运算结果反馈给累加器模块、标志寄存器模块、程序计数器模块和寄存器文件存储模块，同时通过数据逻辑输出模块将运算数据发送给缓存板卡总线；累加器模块的数据输出给微指令解码模块和终端交互模块，终端交互模块与终端机实现数据交互；终端交互模块接收到的终端机数据也被送入数据计算和逻辑处理模块进行算数和逻辑运算。
微指令被送入微指令解码模块进行解码，解码之后所需执行的微指令被存储于控制存储模块中；微指令计数器模块将下一条微指令地址传输给微指令地址存储模块，微指令地址存储模块将指令发送给地址跳转模块；缓存板卡接收到的指令和微指令解码模块的指令被送入到写使能控制存储模块中进行指令的存储，驱动存储数据解码模块I、存储数据解码模块II和专用解码模块进行工作完成数据的解码，然后将三路解码数据发送给文字数据驱动模块，完成指令到字符的转化并发送给缓存板卡总线。
如图4和图5所示实施例，所述的映射缓存板卡包括非易失性FPGA模块和SRAM模块，所述的非易失性FPGA模块包括内存映射模块、实时时钟产生模块、输入输出排序模块、存储器交互模块和程序指令存储模块。
所述的内存映射模块包括：物理地址驱动模块、映射数组模块、映射数组计数器模块、存储读写保护模块、映射状态模块、映射控制模块、虚拟地址计数模块、密钥逻辑模块、误地址存储模块、映射转换技术模块；
所述的输入输出排序模块包括：总线数据交互模块、输入输出数据交互模块、缓存标签模块、缓存数据模块、映射数据接收模块、存储错误校验模块；
所述的程序指令存储模块包括：读写控制初始化模块、读写控制模块。
映射缓存板卡采用非易失性FPGA和SRAM配合的构架完成，映射缓存板卡的非易失性FPGA负责完成映射逻辑，实时时钟产生逻辑，内存映射逻辑，输入输出排序逻辑，与存储器交互逻辑以及程序指令存储逻辑等功能，内存映射板卡FPGA内部实现原理图如图5，物理地址驱动模块将映射过程中的虚拟地址VA转换为物理地址PA并发送到存储器交互模块中，存储器交互模块将内存地址发送到内存总线和优先读取控制器板卡上，同时将欲写入的数据放到内存总线上以及缓存来自内存总线读取的内存数据；实时时钟模块为微指令程序的运行提供时钟功能；总线数据交互模块接收来自处理器板卡的数据并生成缓存总线数据CB,并发送到映射数据接收模块，实现内存映射的控制；输入输出数据交互模块在I/O时序控制下实现输入输出的逻辑控制。
如图6和图7所示实施例，所述的存储器板卡包括非易失性FPGA模块和SRAM模块，所述的非易失性FPGA模块包括SRAM读写模块和存储错误检查与纠错模块。
所述的SRAM读写模块包括：存储控制模块、地址锁存模块、板卡地址处理模块、数据收发模块、块数据收发模块；
所述的存储错误检查与纠错模块包括：存储交互模块、校验状态模块、纠错模块、同步模块、校验模块。
存储器板卡采用非易失性FPGA和SRAM配合的构架完成，存储器板卡的非易失性FPGA负责完成对SRAM读写逻辑，存储错误检查及纠错逻辑等功能，存储器板卡FPGA内部实现原理图如图7，数据收发模块接收到由缓存板卡发送来的地址，同时存入地址锁存模块，存储控制模块处理接收内存数据传输的请求，并判别该请求是否含有请求设备的地址，同时初始化内存数据传输，并在传输完成后发出相应的信号；存储器板卡内部块数据收发模块中的数据经同步、纠错后发送到存储交互模块，存储交互模块与映射缓存板卡的总线数据交互模块进行数据交互。
优先读取控制板卡采用非易失性FPGA芯片完成，为实现存储器板卡与***存储设备之间的高速数据传输，采用优先读取控制数据传输模式。当***存储设备与***块传输板卡建立连接后，根据***存储设备的控制信号控制***块传输板卡与***存储设备的数据传输方向，并将控制信号写入优先读取控制板卡，开始存储器板卡与***存储设备之间的数据交换。
上述具体实施方式仅是本发明的具体个案，本发明的专利保护范围包括但不限于上述具体实施方式的产品形态和式样，任何符合本发明且任何所属技术领域的普通技术人员对其所做的适当变化或修饰，皆应落入本发明的专利保护范围。

Claims (5)

1.基于FPGA的核电站数字控制计算机***核心处理单元，其特征在于：包括处理器板卡、映射缓存板卡、存储器板卡和优先读取控制器板卡，所述的处理器板卡与映射缓存板卡之间通过数据总线和地址总线连接，所述的映射缓存板卡与存储器板卡之间通过交互总线和存储总线连接，所述的存储器板卡与优先读取控制器板卡之间通过存储总线连接，所述的处理器板卡、映射缓存板卡和存储器板卡均采用非易失性FPGA和SRAM配合的构架构成，所述的优先读取控制器板卡采用非易失性FPGA芯片构成；
所述的处理器板卡包括非易失性FPGA模块和SRAM模块，所述的非易失性FPGA模块包括指令解析模块、数据计算和存储模块、虚拟终端的控制和交互模块、掉电重启模块和初始化模块；
所述的指令解析模块包括：指令缓存模块、微指令解码模块、微指令计数器模块、微指令地址存储模块、地址跳转模块、存储数据解码模块I、存储数据解码模块II、专用解码模块；
所述的数据计算和存储模块包括：数据计算和逻辑处理模块、程序计数器模块、寄存器文件存储模块、累加器模块、标志寄存器模块、写使能控制存储模块、控制存储模块；
所述的虚拟终端的控制和交互模块包括：终端交互模块、串行总线模块、字节掩码模块、缓存总线模块、文字数据驱动模块；
所述的缓存总线模块和指令缓存模块与缓存板卡总线连接，所述的缓存总线模块通过字节掩码模块与数据计算和逻辑处理模块连接，所述的数据计算和逻辑处理模块分别与累加器模块、标志寄存器模块、程序计数器模块和寄存器文件存储模块连接，所述的数据计算和逻辑处理模块还通过数据逻辑输出模块与缓存板卡总线连接，所述的累加器模块分别与终端交互模块和微指令解码模块连接，所述的终端交互模块也通过字节掩码模块与数据计算和逻辑处理模块连接；所述的微指令解码模块分别与控制存储模块和写使能控制存储模块连接，所述的微指令计数器模块与微指令地址存储模块连接，所述的微指令地址存储模块与地址跳转模块连接，所述的写使能控制存储模块还与缓存板卡总线连接，所述的存储数据解码模块I、存储数据解码模块II和专用解码模块均与文字数据驱动模块连接，所述的文字数据驱动模块与缓存板卡总线连接；
所述的映射缓存板卡包括非易失性FPGA模块和SRAM模块，所述的非易失性FPGA模块包括内存映射模块、实时时钟模块、输入输出排序模块、存储器交互模块和程序指令存储模块。
2.根据权利要求1所述的基于FPGA的核电站数字控制计算机***核心处理单元，其特征在于：所述的内存映射模块包括：物理地址驱动模块、映射数组模块、映射数组计数器模块、存储读写保护模块、映射状态模块、映射控制模块、虚拟地址计数模块、密钥逻辑模块、误地址存储模块、映射转换技术模块；
所述的输入输出排序模块包括：总线数据交互模块、输入输出数据交互模块、缓存标签模块、缓存数据模块、映射数据接收模块、存储错误校验模块；
所述的程序指令存储模块包括：读写控制初始化模块、读写控制模块；
所述的物理地址驱动模块分别与存储器交互模块、缓存标签模块、缓存数据模块和映射数据接收模块连接，所述的映射数组模块分别与存储器交互模块、缓存标签模块、缓存数据模块和映射数据接收模块连接，所述的存储器交互模块与内存总线和优先读取控制器板卡连接，所述的缓存数据模块分别与存储错误校验模块、总线数据交互模块、输入输出数据交互模块连接，所述的映射数据接收模块分别与存储错误校验模块、总线数据交互模块、输入输出数据交互模块连接，所述的实时时钟模块分别与存储读写保护模块、虚拟地址计数模块、映射控制模块、映射转换技术模块和读写控制模块连接。
3.根据权利要求1所述的基于FPGA的核电站数字控制计算机***核心处理单元，其特征在于：所述的存储器板卡包括非易失性FPGA模块和SRAM模块，所述的非易失性FPGA模块包括SRAM读写模块和存储错误检查与纠错模块。
4.根据权利要求3所述的基于FPGA的核电站数字控制计算机***核心处理单元，其特征在于：所述的SRAM读写模块包括：存储控制模块、地址锁存模块、板卡地址处理模块、数据收发模块、块数据收发模块；
所述的存储错误检查与纠错模块包括：存储交互模块、校验状态模块、纠错模块、同步模块、校验模块；
所述的数据收发模块和地址锁存模块均与缓存板卡连接，所述的数据收发模块分别与块数据收发模块和校验模块连接，所述的地址锁存模块分别与存储控制模块和板卡地址处理模块连接，所述的块数据收发模块分别与纠错模块、校验模块、同步模块和数据收发模块连接，所述的校验模块分别与同步模块、纠错模块和校验状态模块连接，所述的校验状态模块与存储交互模块连接，所述的存储交互模块与映射缓存板卡中的总线数据交互模块互相连接。
5.根据权利要求1所述的基于FPGA的核电站数字控制计算机***核心处理单元，其特征在于：所述的优先读取控制板卡采用非易失性FPGA芯片构成，优先读取控制板卡的非易失性FPGA芯片实现与块传输控制器的高速交互逻辑。
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