CN110311683B - 一种基于VCO量化器的Sigma-Delta调制器 - Google Patents

一种基于VCO量化器的Sigma-Delta调制器 Download PDF

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Abstract

本发明公开了一种基于VCO量化器的Sigma‑Delta调制器，包括VCO量化模块(1)，反馈模块(2)，输入电容C以及输入电阻R；其中，所述VCO量化模块(1)通过所述输入电容C连接输入端VIN，用于接收并量化输入信号，输出数字信号；所述反馈模块(2)的输入端连接所述VCO量化模块(1)的输出端，所述反馈模块(2)的输出端连接所述VCO量化模块(1)的输入端，用于将所述VCO量化模块(1)的输出码反馈到输入端；所述输入电阻R一端连接在所述输入电容C和所述VCO量化模块(1)之间，另一端接VCM电平。本发明提供的一种基于VCO量化器的Sigma‑Delta调制器将VCO和Sigma‑DeltaADC相结合，利用VCO作为量化器，实现了低电源电压工作，同时采用Sigma‑Delta调制器结构，简化了***结构，降低了功耗与面积，保证了电路的良好性能。

Description

一种基于VCO量化器的Sigma-Delta调制器
技术领域
本发明属于电子电路技术领域，具体涉及一种基于VCO量化器的Sigma-Delta调制器。
背景技术
模数转换器(Analog-to-Digital Converter,ADC)是指将连续变化的模拟信号转换为离散的数字信号的器件，在信号处理中起非常重要的作用。传统的ADC是通过在电压域将模拟输入电压与基准电压进行比较的方式完成数字量化，其对输入电压的分辨能力决定着ADC电路的性能。随着半导体工艺制程进步，芯片电源电压不断降低，为传统结构模拟电路设计带来很多问题，例如输入与输出电压摆幅减小、线性度变差、位数相同时一个转换阶梯所对应的电压值变小等问题；同时受限于比较器的比较精度，直接完成模拟输入电压的量化变得十分困难，这无疑增加了ADC设计的难度。此外，采用电池供电的传感设备为了实现长期稳定的工作，也对ADC内部芯片电路的功耗提出了更高的要求。
而调制器属于ADC电路中的重要的部分，它的结构选择和电路参数设计极大影响着整个ADC的各项性能指标。因此，设计一种低电源电压工作、低功耗、小面积、高性能的调制器对提高ADC的整体性能有着重要意义。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于VCO量化器的Sigma-Delta调制器。本发明要解决的技术问题通过以下技术方案实现：
一种基于VCO量化器的Sigma-Delta调制器，包括VCO量化模块，反馈模块，输入电容C以及输入电阻R；其中，
所述VCO量化模块通过所述输入电容C连接输入端VIN，用于接收并量化输入信号，输出数字信号；
所述反馈模块的输入端连接所述VCO量化模块的输出端，所述反馈模块的输出端连接所述VCO量化模块的输入端，用于将所述VCO量化模块的输出码反馈到输入端；
所述输入电阻R一端连接在所述输入电容C和所述VCO量化模块之间，另一端接VCM电平。
在本发明的一个实施例中，所述VCO量化模块包括全差分VCO单元，比较器阵列，数字累加单元；其中，
所述全差分VCO单元分别通过所述输入电容C的N端电容电容CIN和P端电容CIP连接差分输入信号VINN和VINP，用于接收所述差分输入信号并输出第一信号；
所述比较器阵列连接所述全差分VCO单元，用于接收处理第一信号并输出第二信号；
所述数字累加单元用于接收处理第二信号并输出数字信号。
在本发明的一个实施例中，所述全差分VCO单元包括一个n级环形振荡器以及m个控制信号的外部控制电路，其中，n为正整数且n≥1，m为偶数且m≥4。
在本发明的一个实施例中，所述外部控制电路包括晶体管MV1，对称设置的输入管MN1、MP1，对称设置的N端控制电路和P端控制电路，其中，
所述P端控制电路和所述N端控制电路均包括i个上拉链路和j个下拉链路，其中i、j均为正整数，且i+j＝m。
在本发明的一个实施例中，所述比较器阵列包括2n-1个动态比较器，所述每个动态比较器包括动态放大器和锁存器，其中，
所述动态放大器包括晶体管M1～M9，其中，所述晶体管M1的源极和栅极分别连接VDD端和CLK信号，所述晶体管M1的漏极连接所述晶体管M2和M3的源极，所述晶体管M2和M3的栅极分别作为输入接口接收所述第一信号，所述晶体管M4和M5的源极相互连接，所述晶体管M6的栅极和M9的栅极均连接CLK信号，所述晶体管M2的漏极、M4的漏极、M6的源极、M5的栅极、M7的漏极以及M8的栅极相互连接并通过节点A连接所述锁存器；所述晶体管M3的漏极、M5的漏极、M6的漏极、M4的栅极、M7的栅极以及M8的漏极相互连接并通过节点B连接所述锁存器，所述晶体管M7的源极、M8的源极以及M9的漏极相互连接，所述晶体管M9的源极接地；
所述锁存器包括晶体管M10～M17，其中，所述晶体管M10～M13的源极均连接VDD端，所述晶体管M10的栅极和M16的栅极均连接所述节点A，所述晶体管M13的栅极和M17的栅极均连接所述节点B，所述晶体管M10的漏极、M11的漏极、M14的栅极、M12的栅极以及M15的栅极相互连接至节点OA，所述晶体管M12的漏极、M13的漏极、M15的漏极、M11的栅极以及M14的栅极相互连接至节点OB并通过节点Q输出所述第二信号。
在本发明的一个实施例中，所述反馈模块包括转换单元，动态匹配单元，采样保持单元以及反馈电容数模转换单元；其中，
所述转换单元连接所述数字累加单元，用于接收并处理所述数字信号，并输出温度计码信号；
所述动态匹配单元一端连接所述转换单元，另一端通过采样保持单元连接所述反馈电容数模转换单元，用于接收所述温度计码信号并输出控制信号控制所述反馈电容数模转换单元随机选择反馈子单元；
所述从采样保持单元用于对所述控制信号进行时间延迟并输出延迟信号；
所述反馈电容数模转换单元连接所述全差分VCO单元，用于接收所述延迟信号并调控所述全差分VCO单元的输入信号。
在本发明的一个实施例中，所述反馈电容数模转换单元包括2n级C-DAC子单元，其中，所述每位C-DAC子单元均包括一个电容CN和一个电容CP，所述电容CN的上极板连接在所述输入电容C的N端电容CIN和所述全差分VCO单元之间，所述电容CP的上极板连接在所述输入电容C的P端电容CIP和所述全差分VCO单元之间，所述电容CN的下极板和所述电容CP的下极板通过转换电路连接参考电压Vrefp和Vrefn端。
本发明的有益效果：
1、本发明采用了连续时间Sigma-Delta调制器结构，因为其本身具有抗混叠滤波特性，相比其他结构的ADC，省去了前端复杂的滤波器结构，因此结构更加简单，同时节省了部分功耗和面积。
2、本发明采用VCO作为量化器，可以对输入电压信号在时间域进行量化，解决了电源电压降低使传统量化器量化幅度减小所导致的问题，可以满足低电源电压应用场景；同时，由于VCO本身具有一阶积分的特性，能够对量化噪声进行一阶噪声整形，避免了连续时间积分器的引入，从而避免了在前端电路中引入运放等具有大功耗的电路模块，降低了功耗与面积。
3、本发明在VCO内部结构中，采用奇数个反相器级联来构成一个延迟单元，从而使延迟单元具有更陡峭的相位波形，进一步降低了后续比较器在进行相位信号采集与比较过程中的误差，从而有效地提高精度；同时，在VCO输入端加入控制电路，可以有效调节工艺、电源电压以及环境温度(Process Voltage Temperature,PVT)变化对其振荡频率的影响。
4、本发明采用电容型DAC反馈模块，与传统的电阻型DAC相比，不仅能提高DAC模块的线性度，也能够降低整体的功耗。
5、本发明采用数字电路来实现寄存器、加法器、动态单元匹配等，***数字化程度高，在减小电路面积的同时对半导体制程工艺的改变具有更好的适应性。
6、本发明***整体采用无运算放大器的结构，简化了***结构并降低了整体功耗。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种基于VCO量化器的Sigma-Delta调制器结构示意图；
图2是本发明实施例提供的另一种基于VCO量化器的Sigma-Delta调制器结构示意图；
图3是本发明实施例提供的反馈***结构示意图；
图4是本发明实施例提供的环形VCO基本结构示意图；
图5是本发明实施例提供的环形VCO外部控制电路示意图；
图6是本发明实施例提供的4路控制信号的环形VCO外部控制电路结构图；
图7是本发明实施例提供的6路控制信号的环形VCO外部控制电路结构图；
图8a～8b是本发明实施例提供的动态比较器结构示意图；
图9是本发明实施例提供的动态比较器时序图；
图10a～10b是本发明实施例提供的传统动态比较器结构示意图；
图11是本发明实施例提供的量化原理图；
图12是本发明实施例提供的输入端高通滤波器的频率特性曲线图；
图13是本发明实施例提供的DEM原理图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种基于VCO量化器的Sigma-Delta调制器结构示意图；
本发明提供的一种基于VCO(voltage-controlled oscillator，压控振荡器)量化器的Sigma-Delta调制器，包括VCO量化模块1，反馈模块2，输入电容C以及输入电阻R；其中，
所述VCO量化模块1通过所述输入电容C连接输入端VIN，用于接收并量化输入信号，输出数字信号；
所述反馈模块2的输入端连接所述VCO量化模块1的输出端，所述反馈模块2的输出端连接所述VCO量化模块1的输入端，用于将所述VCO量化模块1的输出码反馈到输入端；
所述输入电阻R一端连接在所述输入电容C和所述VCO量化模块1之间，另一端接VCM电平。
外部输入电压VIN经过输入电容耦合到VCO量化模块1输入端，经量化后输出数字二进制码，同时通过反馈模块2将二进制码转换为相应的温度计码并得到相应的模拟电压值反馈回VCO量化模块1的输入端，与外部输入电压做差后再输入到VCO量化模块1，使得输入端电平保持在一个很小的范围内，维持***稳定。
请参见图2，图2是本发明实施例提供的另一种基于VCO量化器的Sigma-Delta调制器结构示意图；
在本实施例中，所述VCO量化模块1包括全差分VCO单元(VCO ADC)，比较器阵列(Comparator Array)，数字累加单元(Delta Sigma Accumulator)；其中，
所述全差分VCO单元(VCO ADC)分别通过所述输入电容C的N端电容电容CIN和P端电容CIP连接差分输入信号VINN和VINP，用于接收所述差分输入信号并输出第一信号；
所述比较器阵列(Comparator Array)连接所述全差分VCO单元(VCO ADC)，用于接收处理第一信号并输出第二信号；
所述数字累加单元(Delta Sigma Accumulator)用于接收处理第二信号并输出数字信号。
本发明采用的压控振荡器(VCO)，指输出频率受输入电压控制的振荡电路，振荡频率与输入控制电压存在函数关系的振荡器。压控振荡器型ADC的优点主要是能够完成信号在时间域的量化，由于在时间域的量化受电源电压的变化是不敏感的，因此VCO型ADC适合于在低电源电压工作。本发明采用VCO作为量化器，可以对输入电压信号在时间域进行量化，解决了电源电压降低使传统量化器量化幅度减小所导致的问题，可以满足低电源电压应用场景；
一般VCO结构类型有：LC型VCO、RC型VCO、晶体型VCO以及环形VCO。在本实施例中，基于VCO的Sigma-Delta调制器所采用的是环形VCO。相比于其他类型的VCO，环形VCO结构简单，易于集成，有利于面积的缩小与功耗的降低。
环形VCO其基本原理是反馈***产生的振荡。请参见图3，图3是本发明实施例提供的反馈***结构示意图；在图3所示的反馈***中，有：
Figure BDA0002068453980000081
其中，Vin为输入，Vout为输出，H(s)为反馈函数。
当***相移足够大，使得整个***的反馈由负反馈变成正反馈，这时振荡就会发生。由于是正反馈，输入信号与反馈信号相位相反，经过信号相减，两者产生更大的差，那么电路信号就会不断“再生”，使得***输出信号不断变大。若设∠H(jw0)＝180°，那其输出振幅表达式如下：
Vout＝Vin+|H(jw0)|·Vin+|H(jw0)|2·Vin+|H(jw0)|3·Vin+...
当|H(jw0)|>1时，Vout将发散。
因此，一个负反馈***产生振荡的条件是：
|H(jw0)|＞1
∠H(jw0)＝180°
在本实施例中，所述全差分VCO单元包括一个n级环形振荡器以及有m个控制信号的外部控制电路，其中，n为正整数且n≥1，m为偶数且m≥4。
请参见图4，图4是本发明实施例提供的环形VCO基本结构示意图；
在本实施例中，n级环形VCO由2n-1级反向延迟单元首尾级联而成，每一级都有一个电压控制端VCin。本发明采用奇数个反相器级联来构成一个延迟单元，从而使延迟单元具有更陡峭的相位波形，进一步降低了后续比较器在进行相位信号采集与比较过程中的误差，从而有效地提高精度。
根据巴克豪森准则，每级单元的增益要大于2，且2n-1级级联后的***总相移为180°。反相延迟单元可由反相器构成，单级增益大于2，且单级的相移为180°，故振荡器的总的直流相移为180°。同时，信号幅度不断增大。此时，电路已进入大信号非线性工作状态，电路线性小信号分析方法已不再适用。这就是环形VCO的振荡原理。其输出的振荡信号的频率是受输入信号控制，这里假设每级反相延迟单元的延迟时间为Tdelay，信号经过2n-1级延迟后到达最后一级输出的时间为n*Tdelay，因此最后一级的输出要保持n*Tdelay的时间后才会发生变化。同时由于是反相的状态，因此环形振荡器的输出信号半周期为n*Tdelay，因此其输出频率为：
Figure BDA0002068453980000091
为了可以有效调节工艺、电源电压以及环境温度(Process VoltageTemperature,PVT)变化对其振荡频率的影响，本发明在VCO输入端设置了外部控制电路，对于固定结构的环形VCO，可以通过改变输入电压的大小来控制反向单元的延迟从而改变VCO的振荡频率。
请参见图5，图5是本发明实施例提供的环形VCO外部控制电路示意图；图中，VCON和VCOP分别表示环形VCO的N端和P端输入。使用差分信号输入能够抑制共模噪声以及偶次谐波，提高环形振荡器的线性度。
在本实施例中，所述外部控制电路包括晶体管MV1，对称设置的输入管MN1、MP1，对称设置的N端控制电路和P端控制电路，其中，
所述P端控制电路和所述N端控制电路均包括i个上拉链路和j个下拉链路，其中i、j均为正整数，且i+j＝m，m为控制信号个数。
当工艺角偏差及(或)温度变化导致环形振荡器振荡频率变化时，可通过外部控制电路调节流入环形振荡器的电流。具体的，上拉链路用于增大流入环形振荡器的电流，提升其振荡频率到正常工作范围；下拉链路用于减小流入环形振荡器的电流，降低其振荡频率到正常工作范围；
由于本发明使用的双端输入信号，因此在设计外部控制电路时，对称设置了P端和N端控制电路，且两者均包括上拉链路和下拉链路，因此，本发明至少需要4路控制信号来调节VCO的输入。
下面以m＝4，即4路控制信号为例来对本发明的VCO外部控制电路工作原理进行详细描述。
请参见图6，图6是本发明实施例提供的4路控制信号的环形VCO外部控制电路结构图；图中，MV1是尾电流管，MN1、MP1为输入管，是VCO的输入端口，MN2-MN3与MP2-MP3作为上拉链路的晶体管，MN5和MP5作为下拉链路的晶体管，其余晶体管均作为调整环形振荡器振荡频率的***控制电路。控制信号CTR1-CTR4作用是补偿工艺角及温度变化对VCO中环形振荡器振荡频率的影响。
初始时，四个控制信号在初始阶段均为“1”(高电平)，PMOS管MP5、MN5、MP3、MN3均处于关断状态，没有上拉或下拉电流流过。
当工艺角偏差及(或)温度变化导致环形振荡器振荡频率增大时，可通过将CTR1与CTR2信号置为“0”(低电平)，使得下拉链路中MP5与MN5管导通，将一部分流向环形振荡器的电流抽向GND，从而使得流入环形振荡器的电流减小，降低其振荡频率到正常工作范围。
当工艺角偏差及(或)温度变化导致环形振荡器振荡频率减小时，可通过将CTR3与CTR4信号置为“0”(低电平)，使得上拉链路中MP3与MN3管导通，增大流入环形振荡器的电流，提升其振荡频率到正常工作范围。
其中，在上拉路径MN2-MN3与MP2-MP3中，MOS管MN2与MP2的类型及宽长比均与输入管MN1与MP1相同，从而实现VCO较为恒定的电压频率增益KVCO。增加上拉控制信号时，需要增加与MN2-MN3(MP2-MP3)结构相同的上拉链路；而增加下拉控制信号时，仅需要增加一对MOS管作为下拉链路。
本发明在不同的工艺角下可以选择不同的控制输入，从而使振荡频率在设计的范围内变化。请参见图7，图7是本发明实施例提供的6路控制信号的环形VCO外部控制电路结构图；在本实施例中，增加2个下拉信号，在下拉链路MP5与MN5管的旁边增加MOS管MP6与MN6，其工作原理与4路控制信号的原理类似，这里不再赘述。
理想情况下，上拉控制及下拉控制的个数越多，对环形振荡器振荡频率的调节范围就越大，调节精度也越高，但是这样会使得电路复杂度升高，控制端口的增加也会增加芯片外部的控制信号引脚数量。因此在使用中需要对振荡频率调节范围与调节精度以及引脚数量和硬件开支进行折衷考虑，选择适合相应应用场景的控制信号数量。
在本实施例中，外部输入电压VINN和VINP经过耦合电容CIN与CIP输入到VCO输入端，经过VCO后转换为相应的方波信号即第一信号输出至比较器阵列，其中，方波信号的频率受输入电压大小控制。
在本实施例中，所述比较器阵列(Comparator Array)包括2n-1个动态比较器，所述每个动态比较器包括动态放大器和锁存器。
请参见图8a～8b，图8a～8b是本发明实施例提供的动态比较器结构示意图；其中，图8a是本发明实施例提供的动态放大器结构示意图；所述动态放大器包括晶体管M1～M9，其中，所述晶体管M1的源极和栅极分别连接VDD端和CLK信号，所述晶体管M1的漏极连接所述晶体管M2和M3的源极，所述晶体管M2和M3的栅极分别作为输入接口接收所述第一信号，所述晶体管M4和M5的源极相互连接，所述晶体管M6的栅极和M9的栅极均连接CLK信号，所述晶体管M2的漏极、M4的漏极、M6的源极、M5的栅极、M7的漏极以及M8的栅极相互连接并通过A点连接所述锁存器；所述晶体管M3的漏极、M5的漏极、M6的漏极、M4的栅极、M7的栅极以及M8的漏极相互连接并通过B点连接所述锁存器，所述晶体管M7的源极、M8的源极以及M9的漏极相互连接，所述晶体管M9的源极接地；
其中，图8b是本发明实施例提供的锁存器结构示意图；所述锁存器包括晶体管M10～M17，其中，所述晶体管M10～M13的源极均连接VDD端，所述晶体管M10的栅极和M16的栅极均连接所述节点A，所述晶体管M13的栅极和M17的栅极均连接所述节点B，所述晶体管M10的漏极、M11的漏极、M14的栅极、M12的栅极以及M15的栅极相互连接至节点OA，所述晶体管M12的漏极、M13的漏极、M15的漏极、M11的栅极以及M14的栅极相互连接至节点OB并通过节点Q输出所述第二信号。
在本实施例中，动态比较器的工作状态分为复位与再生两个阶段，首先复位阶段，当CLK为低电平时，预放大器中M1、M6管导通，将A、B两个节点拉至高电平，节点OA、OB因为没有充电和放电通路，因此，输出Q保持原始值不变。之后进入再生阶段，当CLK变为高电平时，预放大器中的M7、M8以及M9导通，由于差分端输入信号幅值不同，因此A、B两个结点的放电速度不同。当动态比较器的输入Vin>Vip时，则A节点的放电速度慢于B节点的放电速度，因此第二级锁存结构中，M10管首先导通对节点OA充电，当OA节点的电压高于M15的阈值时，OB节点产生对地的放电通路，使得OB节点电压降低，同时由于正反馈的存在，OB节点电压的降低又加速了OA结点电压快速升高到VDD。从而使得Q节点的电压能够快速建立。
请参见图9，图9是本发明实施例提供的动态比较器时序图；比较器的输入端一端接固定的参考电平，另一端接VCO输出端的相位节点，比较器通过比较对VCO输出结点电平整形，得到后端数字模块能够直接使用的高低电平，即第二信号并输出至数字累加单元。相比于直接将VCO的输出直接输入到寄存器的结构来说，比较器的使用能够将VCO输出信号进行整形，增强信号的驱动能力，因此降低数字模块在处理信号时出现的错误，从而提高电路整体的精度。
请参见图10a～10b，图10a～10b是本发明实施例提供的传统动态比较器结构示意图；其中，图10a是本发明实施例提供的传统动态比较器的放大器结构示意图；图10b是本发明实施例提供的传统动态比较器的锁存器结构示意图；传统两级动态比较器，再生阶段进行比较得出输出结果，复位阶段比较器输出级结果将会复位。而本设计所采用的动态比较器，在复位阶段仅将动态放大器中A、B两个结点电压复位；输出信号OA、OB将保存上一次的比较结果，直到下一次比较存入新的比较结果。因此该比较器能够同时起到保持电路的作用，将信号保持半个时钟周期以便留足时间给数字电路对信号进行处理。
在本实施例中，由全差分VCO单元、比较器阵列以及数字累加单元组成量化模块，完成量化过程。请参见图11，图11是是本发明实施例提供的量化原理图；在本实施例中，取n为5，其中，VCO with 31-phases为5级环形VCO，由31级反向延迟单元首尾级联而成，对应的，比较器和寄存器的个数以及异或门个数均为31个，其中31位比较器在动态比较阵列中，31位寄存器以及31个异或门均设置在数字累加单元。
当输入一个信号，VCO的频率随输入信号幅度发生变化，VCO的相位经过比较器进行采样整形后直接与寄存器中存储的上一时刻的相位结果进行异或运算，即能够得到此次量化相对于上一次量化产生的变化量。将异或得到的温度计码，经过数字模块中的加法器即可得到输出的二进制码。输入信号幅度越大，VCO振荡频率越快，则VCO中相对于前一时刻发生相位变化的延迟单元越多，经过异或运算输出的“1”越多，因此，得到的输出的二进制码的值越大。因此，VCO实现了将模拟输入电压转换为相应二进制码的功能，完成了量化。
在本实施例中，VCO量化模块除了全差分VCO模块及比较器阵列之外，其余的模块均由数字电路实现，因此，该VCO量化器相比于传统采用两组模拟寄存器阵列结构实现的VCO量化器，降低了电路功耗，同时减小了电路面积，具有很大的优势。
在本实施例中，所述反馈模块2包括转换单元(BIN to THERM)，动态匹配单元(DEM)，采样保持单元(SAH)以及反馈电容数模转换单元(C-DAC)；其中，
所述转换单元(BIN to THERM)连接所述数字累加单元(Delta SigmaAccumulator)，用于接收并处理所述数字信号，并输出温度计码信号；
所述动态匹配单元(DEM)一端连接所述转换单元(BIN to THERM)，另一端通过采样保持单元(SAH)连接所述反馈电容数模转换单元(Δ-ΣC-DAC)，用于接收所述温度计码信号并输出控制信号控制所述反馈电容数模转换单元(Δ-ΣC-DAC)随机选择反馈子单元；
所述从采样保持单元(SAH)用于对所述控制信号进行时间延迟并输出延迟信号；
所述反馈电容数模转换单元(Δ-ΣC-DAC)连接所述全差分VCO单元(VCO ADC)，用于接收所述延迟信号并调控所述全差分VCO单元(VCO ADC)的输入信号。
所述反馈电容数模转换单元(Δ-ΣC-DAC)包括2n级C-DAC子单元，其中，所述每位C-DAC子单元均包括一个电容CN和一个电容CP，所述电容CN的上极板连接在所述输入电容C的N端电容CIN和所述全差分VCO单元(VCO ADC)之间，所述电容CP的上极板连接在所述输入电容C的P端电容CIP和所述全差分VCO单元(VCO ADC)之间，所述电容CN的下极板和所述电容CP的下极板通过转换电路(CTR switches)连接参考电压Vrefp和Vrefn端。
在本实施例中，转换单元的作用主要是将数字累加单元输出的二进制码转换为相应的温度计码并输出至动态匹配单元。
在本实施例中，由于***中采用了5位环形VCO量化器，因此在反馈的设计中，采用5位的C-DAC结构，即32个C-DAC子单元，如图2所示。
在图1中，输入端，输入电容C与输入电阻R构成了一阶高通滤波器，其中输入电阻R为伪电阻，可以由采用二极管接法的MOS管实现。请参见图12，图12是本发明实施例提供的输入端高通滤波器的频率特性曲线；其传输函数表达式为：
Figure BDA0002068453980000151
可见在直流时，传输函数幅度为0，因此，直流信号被滤波器滤掉，因此，在信号输入端的高通滤波器能够滤除输入信号中的直流信号以及噪声。从而提高电路整体的精度。前级VCO量化器输出经过数字累加电路得出二进制码，并通过转换单元转换为温度计码，通过采样保持单元SAH进行一个时间延迟后，分别对C-DAC阵列中各电平选择开关进行控制，电容阵列通过电荷再分配使得上极板电压变为输入电压与VCO量化器输出码所对应模拟电压的差值。其中，采用SAH单元对C-DAC控制信号进行延时是为了保证反馈环路的稳定性。这一负反馈过程使VCO输入端电平保持在一个很小的范围内。工艺中电容间的失配会比电阻的失配更小，因此，相比传统电阻型DAC，选用电容型DAC结构可以降低DAC中存在的非线性问题，进一步提高电路整体的精度。
在本实施例中，由DAC反馈单元失配引入的非线性误差通过动态匹配单元(DEM)匹配技术加以抑制。请参见图13，图13是本发明实施例提供的DEM原理图。DEM的原理是随机选择反馈单元进行动态分配，使每个反馈单元被利用的概率趋于平等，近似于白噪声，这样就打破了原先的静态误差模式，在频域里，非线性误差引入的谐波扩散到整个信号带宽内，从而提高***的无杂散动态范围(Spurious Free Dynamic Range,SFDR)。本发明采用数字电路来实现寄存器、加法器、动态单元匹配等，***数字化程度高，在减小电路面积的同时对半导体制程工艺的改变具有更好的适应性。
本发明提供的一种基于VCO量化器的Sigma-Delta调制器主要工作原理为：外部输入电压VINN与VINP经过耦合电容CIN与CIP输入到全差分VCO单元输入端，经过VCO后转换为相应的方波信号，并输入到比较器阵列的一个输入端，比较器阵列的另一端输入接至一个固定参考电平。比较器阵列对VCO单元输出的方波信号与固定电平进行比较，得出比较结果0或1，并传输到后级数字累加单元。数字累加单元中存储有上一周期比较器的输出结果，通过将上一周期的输出值与本周期输出值进行异或运算，得出一组0或1的值，进行加和即得到了调制器的数字二进制输出码值。之后通过转换单元(BIN to THERM)将二进制码值转换为相应的温度计码，并通过动态匹配单元DEM算法打乱顺序后对反馈电容DAC进行控制，得到相对应的模拟电压值，与外部输入电压做差后再输入到VCO的输入端，重复以上过程。
本发明提供的一种基于VCO量化器的Sigma-Delta调制器将VCO和Sigma-DeltaADC相结合，利用VCO作为量化器，实现了低电源电压工作，同时采用Sigma-Delta调制器结构，简化了***结构，降低了功耗与面积，保证了电路的良好性能。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (3)

1.一种基于VCO量化器的Sigma-Delta调制器，其特征在于，包括VCO量化模块(1)，反馈模块(2)，输入电容C以及输入电阻R；其中，
所述VCO量化模块(1)通过所述输入电容C连接输入端VIN，用于接收并量化输入信号，输出数字信号；其中，所述VCO量化模块(1)包括全差分VCO单元，比较器阵列，数字累加单元；
所述全差分VCO单元分别通过所述输入电容C的N端电容CIN和P端电容CIP连接差分输入信号VINN和VINP，用于接收所述差分输入信号并输出第一信号；
所述比较器阵列连接所述全差分VCO单元，用于接收处理第一信号并输出第二信号；其中，所述比较器阵列包括2n-1个动态比较器，每个所述动态比较器包括动态放大器和锁存器；
所述动态放大器包括晶体管M1～M9，其中，所述晶体管M1的源极和栅极分别连接VDD端和CLK信号，所述晶体管M1的漏极连接所述晶体管M2和M3的源极，所述晶体管M2和M3的栅极分别作为输入接口接收所述第一信号，所述晶体管M4和M5的源极相互连接，所述晶体管M6的栅极和M9的栅极均连接CLK信号，所述晶体管M2的漏极、M4的漏极、M6的源极、M5的栅极、M7的漏极以及M8的栅极相互连接并通过节点A连接所述锁存器；所述晶体管M3的漏极、M5的漏极、M6的漏极、M4的栅极、M7的栅极以及M8的漏极相互连接并通过节点B连接所述锁存器，所述晶体管M7的源极、M8的源极以及M9的漏极相互连接，所述晶体管M9的源极接地；
所述锁存器包括晶体管M10～M17，其中，所述晶体管M10～M13的源极均连接VDD端，所述晶体管M10的栅极和M16的栅极均连接所述节点A，所述晶体管M13的栅极和M17的栅极均连接所述节点B，所述晶体管M10的漏极、M11的漏极、M14的漏极、M12的栅极以及M15的栅极相互连接至节点OA，所述晶体管M12的漏极、M13的漏极、M15的漏极、M11的栅极以及M14的栅极相互连接至节点OB并通过反相器从节点Q输出所述第二信号；
所述数字累加单元用于接收处理第二信号并输出数字信号；
所述全差分VCO单元包括一个n级环形振荡器以及m个控制信号的外部控制电路，其中，n为正整数且n≥1，m为偶数且m≥4；所述n级环形振荡器包括2n-1级首尾级联的反向延迟单元，且每一级对应设有一电压控制端VCin；
所述外部控制电路包括晶体管MV1，对称设置的输入管MN1、MP1，对称设置的N端控制电路和P端控制电路，其中，
所述P端控制电路和所述N端控制电路均包括i个上拉链路和j个下拉链路，其中i、j均为正整数，且i+j＝m；
所述反馈模块(2)的输入端连接所述VCO量化模块(1)的输出端，所述反馈模块(2)的输出端连接所述VCO量化模块(1)的输入端，用于将所述VCO量化模块(1)的输出码反馈到输入端；
所述输入电阻R一端连接在所述输入电容C和所述VCO量化模块(1)之间，另一端接VCM电平。
2.根据权利要求1所述的调制器，其特征在于，所述反馈模块(2)包括转换单元，动态匹配单元，采样保持单元以及反馈电容数模转换单元；其中，
所述转换单元连接所述数字累加单元，用于接收并处理所述数字信号，并输出温度计码信号；
所述动态匹配单元一端连接所述转换单元，另一端通过采样保持单元连接所述反馈电容数模转换单元，用于接收所述温度计码信号并输出控制信号控制所述反馈电容数模转换单元随机选择反馈子单元；
所述采样保持单元用于对所述控制信号进行时间延迟并输出延迟信号；
所述反馈电容数模转换单元连接所述全差分VCO单元，用于接收所述延迟信号并调控所述全差分VCO单元的输入信号。
3.根据权利要求2所述的调制器，其特征在于，所述反馈电容数模转换单元包括2n级C-DAC子单元，其中，每位所述C-DAC子单元均包括一个电容CN和一个电容CP，所述电容CN的上极板连接在所述输入电容C的N端电容CIN和所述全差分VCO单元之间，所述电容CP的上极板连接在所述输入电容C的P端电容CIP和所述全差分VCO单元之间，所述电容CN的下极板和所述电容CP的下极板通过转换电路连接参考电压Vrefp和Vrefn端。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101640537A (zh) * 2008-07-31 2010-02-03 索尼株式会社 锁相环电路、读写装置及电子装置
CN104539286A (zh) * 2014-12-10 2015-04-22 深圳市国微电子有限公司 基频时钟产生电路
CN107835024A (zh) * 2016-09-16 2018-03-23 恩智浦美国有限公司 连续时间级联积分三角模数转换器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8125362B1 (en) * 2008-12-12 2012-02-28 Altera Corporation Apparatus and associated methods for generating reference signals
EP2421281A3 (en) * 2010-08-17 2012-04-04 Nxp B.V. Circuit and method for monitoring a capacitive signal source
US8638250B2 (en) * 2011-08-26 2014-01-28 Mediatek Inc. Amplifier, fully-differential amplifier and delta-sigma modulator
US8760331B2 (en) * 2012-01-20 2014-06-24 Hittite Microwave Norway As Continuous time delta sigma converter having a VCO based quantizer
JP5958884B2 (ja) * 2014-03-20 2016-08-02 カシオ計算機株式会社 Ｄ／ａ変換装置、ｄ／ａ変換方法及び電子楽器
US11265008B2 (en) * 2018-05-30 2022-03-01 King Abdullah University Of Science And Technology Successive approximation register (SAR) analog to digital converter (ADC)

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101640537A (zh) * 2008-07-31 2010-02-03 索尼株式会社 锁相环电路、读写装置及电子装置
CN104539286A (zh) * 2014-12-10 2015-04-22 深圳市国微电子有限公司 基频时钟产生电路
CN107835024A (zh) * 2016-09-16 2018-03-23 恩智浦美国有限公司 连续时间级联积分三角模数转换器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
VCO_Sigma_Delta_A_D转换器关键技术研究;丁震;《中国优秀硕士学位论文全文数据库 信息科技辑》;20190215(第2期);I135-538 *
基于VCO的数字化时域模数转换器研究;冀少星;《中国优秀硕士学位论文全文数据库 信息科技辑》;20190215(第2期);第15-71页 *

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