CN110308756A - 电压调节器 - Google Patents

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Abstract

本发明涉及电压调节器。电压调节器具备：误差放大电路，控制输出晶体管的栅极；过电流保护电路，防止输出晶体管的过电流；以及保护电路，在输出端子为负电压时，控制输出晶体管的栅极电压来防止过电流，保护电路具备：对输出晶体管的栅极进行控制的MOS晶体管、与MOS晶体管的栅极连接的钳位电路、具有与钳位电路连接的N型区域的半导体元件、以及将与输出端子连接的N型区域作为发射极且将P型基板作为基极且将半导体元件的N型区域作为集电极的寄生双极晶体管。

Description

电压调节器
技术领域
本发明涉及电压调节器。
背景技术
电压调节器通常具备过电流保护电路。关于保护电路，由于要求精度，所以形成各种发明（例如参照专利文献1）。图4是示出以往的具备过电流保护电路的电压调节器的电路图。
以往的电压调节器具备：被输入基于输出端子101的输出电压的反馈电压和基准电压的误差放大电路102、输出晶体管103、以及过电流保护电路104。此外，在输出端子101设置作为保护元件的晶体管108。
过电流保护电路104具备：对输出晶体管103的输出电流进行监视的感测晶体管（sense transistor）105、使感测晶体管105和输出晶体管103的工作状态相同的电平移位晶体管（level shift transistor）106、控制电平移位晶体管106的栅极电压以使感测晶体管105与输出晶体管103的漏极电压相同的控制电路107。
在以往的电压调节器中，通过上述的电路结构实现了精度高的过电流保护电路。
现有技术文献
专利文献
专利文献1：日本特开2003-29856号公报。
发明要解决的课题
在如图4那样构成的以往的电压调节器中，当例如存在与输出端子101连接的晶体管108的漏极的N型区域和电平移位晶体管106的阱（well）的N型区域时，存在在P型基板内构成NPN的寄生双极晶体管的可能性。
图5是示出包含图4的晶体管105、106、108的器件构造的示意剖面图。在此，根据电平移位晶体管106的配置、将晶体管108的漏极的N型区域51作为发射极、将P型基板50作为基极、将电平移位晶体管106的NWELL的N型区域52、53作为集电极的寄生双极晶体管54为容易流动集电极电流的状态。
当负载接地时，根据负载的状态，输出端子101存在为负电压的可能性。即，NMOS晶体管108的漏极的N型区域51为负电压，因此，在寄生双极晶体管54中，发射极为负电压，流动基极电流和集电极电流。该集电极电流抽出感测晶体管105的漏极电流，因此，过电流保护电路104不正常工作，在晶体管108中流动较大的电流。
为了避免上述的状态，取拉开晶体管的距离等布局上的对策，因此，受到布局的制约而引起布局的复杂化或芯片面积的增大等。
发明内容
本发明提供一种在不受到布局的制约的情况下具备过电流保护电路的电压调节器，所述过电流保护电路应对由输出端子接地时的寄生双极晶体管进行的错误工作。
用于解决课题的方案
因此，本发明的一个方式的电压调节器的特征在于，具备：误差放大电路，根据对基于输出晶体管向输出端子输出的输出电压的电压与基准电压的差进行放大后的电压，控制所述输出晶体管的栅极电压；过电流保护电路，当检测到所述输出晶体管的过电流时，控制所述输出晶体管的栅极电压来防止过电流；以及保护电路，在所述输出端子为负电压时，控制所述输出晶体管的栅极电压来防止过电流，所述保护电路具备：对所述输出晶体管的栅极进行控制的MOS晶体管、与所述MOS晶体管的栅极连接的钳位电路、具有与所述钳位电路连接的N型区域的半导体元件、以及将与所述输出端子连接的N型区域作为发射极且将P型基板作为基极且将所述半导体元件的N型区域作为集电极的寄生双极晶体管。
发明效果
本发明的电压调节器具备在负载接地时输出端子为负电压时防止过电流的保护电路，因此，过电流保护电路能够在不受到布局的制约的情况下构成。
附图说明
图1是示出本发明的实施方式的电压调节器（voltage regulator）的电路图。
图2是本实施方式的电压调节器的器件构造的示意剖面图。
图3是示出本实施方式的电压调节器的另一例子的电路图。
图4是示出以往的电压调节器的结构的电路图。
图5是以往的电压调节器的器件构造的示意剖面图。
具体实施方式
以下，参照附图来对本发明的实施方式进行说明。
图1是示出实施方式的电压调节器的电路图。
实施方式的电压调节器具备：误差放大电路2、作为输出晶体管的PMOS晶体管3、过电流保护电路4、基准电压电路5、电阻电路6、保护电路7、作为钳位电路的NMOS晶体管8、以及输出端子12。保护电路7具备二极管71、电阻元件72、以及PMOS晶体管73。NMOS晶体管8为ESD保护元件。虽然在后面进行叙述，但是，保护电路7被构成为包含NMOS晶体管8的漏极区域。
接着，对本实施方式的电压调节器的连接进行说明。
在误差放大电路2中，反相输入端子被连接于基准电压电路5的正极，非反相输入端子被连接于电阻电路6的输出端子。基准电压电路5的负极被连接于接地端子10。在PMOS晶体管3中，栅极被连接于误差放大电路2的输出端子，源极被连接于电源端子11，漏极被连接于输出端子12。过电流保护电路4和保护电路7被连接于PMOS晶体管3的栅极。电阻电路6被连接在输出端子12与接地端子10之间。在NMOS晶体管8中，栅极和源极被连接于接地端子10，漏极被连接于输出端子12。
在二极管71中，阴极被连接于电阻元件72的一个端子，阳极被连接于接地端子10。电阻元件72的另一个端子被连接于电源端子11。在PMOS晶体管73中，栅极被连接于二极管71的阴极，源极被连接于电源端子11，漏极被连接于PMOS晶体管3的栅极。
接着，对本实施方式的电压调节器的工作进行说明。
当向电源端子11输入电源电压VDD时，PMOS晶体管3从输出端子12输出输出电压Vout。误差放大电路2将基准电压电路5的基准电压Vref与基于输出电压Vout的反馈电压比较，对PMOS晶体管3的栅极电压进行控制，以使反馈电压接近基准电压Vref。
当与输出端子12连接的负载短路等而在PMOS晶体管3中流动过电流时，过电流保护电路4通过使PMOS晶体管3的栅极电压变高来从过电流保护PMOS晶体管3。此时，当输出电压Vout为负电压时，如上述那样存在过电流保护电路4不正常地工作的可能性。
图2是包含了本实施方式的电压调节器的保护电路7的器件构造的、示意剖面图。二极管71由P型基板20的P型区域和N型区域22、23构成。NMOS晶体管8被构成为在P型基板20上包含N型区域21的漏极。
在此，存在将N型区域21作为发射极、将P型基板20作为基极、将N型区域22、23作为集电极的、寄生双极晶体管（parasitic bipolar transistor）24。即，保护电路7除了二极管71、电阻元件72和PMOS晶体管73之外还由寄生双极晶体管24构成。
接着，对保护电路7的工作进行说明。
在稳定工作时，输出端子12的电压Vout为期望的电压，因此，比接地端子10的电压高。在寄生双极晶体管24中，发射极的电压比基极高，因此，不流动基极电流和集电极电流。因此，PMOS晶体管73由于栅极被钳位为电源端子11的电源电压VDD所以截止。
当输出端子12为负电压时，NMOS晶体管8的漏极的N型区域21为负电压，因此，在寄生双极晶体管24中，发射极的电压比基极低，流动基极电流和集电极电流。当该寄生双极晶体管24的集电极电流在电阻元件72中流动时产生电压降。在PMOS晶体管73中，当栅极电极降低而到达阈值电压时，将漏极电流流入到PMOS晶体管3的栅极，使栅极电压上升。因此，PMOS晶体管3的栅极源极间电压被抑制，能够阻止PMOS晶体管3的过电流。即，保护电路7检测到输出端子12为负电压，使PMOS晶体管3的栅极电压上升，阻止PMOS晶体管3的过电流。
再有，二极管71与构成其他的电路的N型区域相比配置在NMOS晶体管8的附近是优选的。当像这样配置时，寄生双极晶体管24的电流放大率变高，因此，提高保护电路7的输出端子的针对负电压的灵敏度。
如以上说明那样，本实施方式中的保护电路7虽然为简便的电路，但是，在输出端子12为负电压时，能够控制输出晶体管3的栅极电压来防止过电流。因此，即使在过电流保护电路4不正常工作的情况下，也能够可靠地防止过电流。因此，过电流保护电路4能够在不受到布局的制约的情况下配置，因此，能够解决布局的复杂度或芯片面积的增大等课题。
以上，对本发明的实施方式进行了说明，但是，本发明并不限定于上述实施方式，当然能够在不偏离本发明的主旨的范围内进行各种变更。
例如，关于作为钳位电路的电阻元件72，也可以使用电流源或被二极管连接后的MOS晶体管。
此外例如，保护电路7的二极管71只要具备成为寄生双极晶体管24的集电极的、N型区域即可，因此，如图3所示那样改变为NMOS晶体管74也可。此外，N型区域也可以不为保护电路7的N型区域。此外，寄生双极晶体管24的基极说明为P型基板20，但是，也可以为与P型基板不同的构造的P型区域。
此外例如，本实施方式的电压调节器为以下结构：输出电阻电路6将输出电压Vout分压后的反馈电压，但是，也可以为将输出电压Vout向误差放大电路2的输入端子输入的结构。
附图标记的说明
2 误差放大电路
4 过电流保护电路
5 基准电压电路
7 保护电路
20 P型基板
21、22、23 N型区域
24 寄生双极晶体管。

Claims (5)

1.一种电压调节器，其中，具备：
误差放大电路，根据对基于输出晶体管向输出端子输出的输出电压的电压与基准电压的差进行放大后的电压，控制所述输出晶体管的栅极电压；
过电流保护电路，当检测到所述输出晶体管的过电流时，控制所述输出晶体管的栅极电压来防止过电流；以及
保护电路，在所述输出端子为负电压时，控制所述输出晶体管的栅极电压来防止过电流，
所述保护电路具备：对所述输出晶体管的栅极进行控制的MOS晶体管、与所述MOS晶体管的栅极连接的钳位电路、具有与所述钳位电路连接的N型区域的半导体元件、以及将与所述输出端子连接的N型区域作为发射极且将P型基板作为基极且将所述半导体元件的N型区域作为集电极的寄生双极晶体管。
2.根据权利要求1所述的电压调节器，其中，与所述输出端子连接的N型区域为保护元件的N型区域。
3.根据权利要求1所述的电压调节器，其中，所述钳位电路为电阻元件、电流源或被二极管连接后的MOS晶体管。
4.根据权利要求2所述的电压调节器，其中，所述钳位电路为电阻元件、电流源或被二极管连接后的MOS晶体管。
5.根据权利要求1至4的任一项所述的电压调节器，其中，具有所述N型区域的半导体元件为二极管或晶体管。
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