CN110299328A - 一种堆叠封装器件及其封装方法 - Google Patents

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Abstract

本申请公开了一种半导体器件及其封装方法。在该器件中，通过设置于第二基板的第一焊垫上方的、且延伸至第一基板的通孔内的互连结构实现第一基板和第二基板的焊接导通。用于形成该第一基板上的通孔可以通过较小间距工艺实现，例如电镀工艺，因此，形成于该通孔内的、用于实现第一基板和第二基板焊接的互连结构可以实现较小间距连接，能够满足更小间距工艺能力需求。因此，本申请实施例提供的通过形成于第二基板的第一焊垫上方且延伸至第一基板的通孔内的互连结构能够实现更小间距的电性连接，从而有利于提升堆叠封装器件的封装密度。

Description

一种堆叠封装器件及其封装方法
技术领域
本申请涉及半导体器件制造技术领域，尤其涉及一种堆叠封装器件及其封装方法。
背景技术
随着电子设备的尺寸减小，可以通过在一个半导体封装组件中堆叠多个芯片或堆叠多个单独的半导体封装组件来实现高集成密度。近来，针对移动电子设备应用等已经引进了堆叠封装技术(Package on Package，POP)。所谓POP是将逻辑封装组件和存储器封装组件堆叠设置的堆叠封装。利用POP技术，可以在一个半导体器件中包括不同类型的半导体芯片。
随着POP技术朝着高密度输入输出引脚方向的发展，引脚间的距离也越来越小，封装厚度越来越薄，如何进一步提升堆叠封装器件的封装密度、降低封装成本成为业界面临的一大难题。
发明内容
有鉴于此，本申请提供了一种堆叠封装器件及其封装方法，以进一步提升堆叠封装器件的封装密度并降低封装成本。
为了解决上述技术问题，本申请采用了如下技术方案：
本申请的第一方面提供了一种半导体器件，包括：
第一基板和设置于所述第一基板之上的第二基板；
所述第一基板和所述第二基板均包括相对的第一表面和第二表面；
所述第一基板上设置有贯穿第一基板第一表面和第二表面的通孔，所述第二基板的第一表面上设置有第一焊垫，所述通孔与所述第一焊垫相对设置；
所述器件还包括用于连接所述第一基板和所述第二基板的互连结构，所述互连结构固定在所述第一焊垫上，并被挤压填充于所述通孔内。
本申请的第一方面提供的半导体器件，通过固定于第二基板的第一焊垫上，且被挤压填充于第一基板的通孔内的互连结构实现第一基板和第二基板的连接导通。用于形成该第一基板上的通孔可以通过较小间距工艺实现，例如电镀工艺，因此，形成于该通孔内的、用于实现第一基板和第二基板连接的互连结构可以实现较小间距连接，能够满足更小间距工艺能力需求。因此，该半导体器件通过固定于第二基板的第一焊垫上，且被挤压填充于第一基板的通孔内的互连结构能够实现第一基板和第二基板更小间距以及短距离的电性连接，从而有利于提升堆叠封装器件的封装密度。此外，该堆叠封装器件的封装工艺流程简单，成本低廉，因而有利于降低堆叠封装器件的封装成本。
结合本申请的第一方面，在第一种可能的实现方式中，所述通孔的表面上形成有金属层，所述金属层与所述第一基板上的电子器件电性连接。
结合本申请的第一方面及其第一种可能的实现方式中，在第二种可能的实现方式中，所述器件还包括设置于所述第一基板第二表面上的空腔结构，所述空腔结构包括设置于所述第一基板第二表面上的空腔结构壁以及由所述空腔结构壁围成的空腔空间；
所述第二基板的第一表面上还设置有第一芯片，所述第一芯片被所述空腔空间所容纳。
在该第二种可能的实现方式中，设置于第一基板第二表面上的空腔结构可以为第一基板起到一定的支撑作用，从而增强第一基板的整体刚性，因此，相较于未设置有空腔结构的基板，第一基板的整体厚度可以相对减薄，从而达到减小器件厚度的效果。
结合本申请的第一方面及其上述任一可能的实现方式中，在第三种可能的实现方式中，所述互连结构在所述通孔内的填充高度至少为通孔深度的30％。
在该第三种可能的实现方式中，能够提高第一基板和第二基板间的焊接稳定性。
结合本申请的第一方面及其上述任一可能的实现方式中，在第四种可能的实现方式中，所述互连结构为铆钉结构。该实现方式可以增加第一基板和第二基板间的结合力，增强两者焊接位置处的稳定可靠性。
结合本申请的第一方面及其上述任一可能的实现方式中，在第五种可能的实现方式中，所述互连结构由能够固化成型的导电粘结材料形成。
结合本申请的第一方面的第五种可能的实现方式中，在第六种可能的实现方式中，所述导电粘结材料为导电胶。该实现方式能够简化封装工艺。
结合本申请的第一方面及其上述任一可能的实现方式中，在第七种可能的实现方式中，所述第二基板的第一表面上还设置有阻焊层，所述阻焊层位于所述第一焊垫的周围。该实现方式能够防止固化成型的导电粘结材料溢出第一焊垫。
结合本申请的第一方面的第七种可能的实现方式中，在第八种可能的实现方式中，所述阻焊层为阻焊层限定结构或非阻焊层限定结构。
结合本申请的第一方面及其上述任一可能的实现方式中，在第九种可能的实现方式中，所述器件还包括设置在所述第二基板的第二表面上的第二焊垫，所述第二焊垫用于与外部电路电连接。
结合本申请的第一方面及其上述任一可能的实现方式中，在第十种可能的实现方式中，所述器件还包括：
设置于所述第一基板的第一表面上方的第三基板；所述第三基板与所述第一基板之间电性连接；
设置于所述第三基板上方的第二芯片，所述第二芯片电连接至第三基板表面上。
本申请的第二方面提供了一种半导体器件的封装方法，包括：
提供第一基板和第二基板，所述第一基板和所述第二基板均包括相对的第一表面和第二表面，所述第二基板的第一表面上设置有第一焊垫；
在与所述第一焊垫相对应的位置形成上下贯穿所述第一基板的第一表面和第二表面的通孔；
将第一基板和第二基板组装在一起，且使所述通孔与所述第一焊垫相对设置；
在所述第一焊垫的上方形成用于连接所述第一基板和所述第二基板的互连结构，所述互连结构固定在所述第一焊垫上，并被挤压填充于所述通孔内。
通过本申请第二方面提供的方法能够通过固定于第二基板的第一焊垫上，且被挤压填充于第一基板的通孔内的互连结构实现第一基板和第二基板的连接导通。用于形成该第一基板上的通孔可以通过较小间距工艺实现，例如电镀工艺，因此，形成于该通孔内的、用于实现第一基板和第二基板连接的互连结构可以实现较小间距连接，能够满足更小间距工艺能力需求。因此，该方法通过固定于第二基板的第一焊垫上，且被挤压填充于第一基板的通孔内的互连结构能够实现第一基板和第二基板更小间距以及短距离的电性连接，从而有利于提升堆叠封装器件的封装密度。此外，该堆叠封装器件的封装工艺流程简单，成本低廉，因而有利于降低堆叠封装器件的封装成本。
结合本申请的第二方面，在第一种可能的实现方式中，在形成所述通孔之后，形成所述互连结构之前，还包括：
在所述通孔的表面上形成金属层，所述金属层用于与所述第一基板上的电子器件电性连接。
结合本申请的第二方面及其上述任一可能的实现方式中，在第二种可能的实现方式中，在形成所述通孔之前，还包括：
在所述第一基板的第二表面上形成空腔结构，所述空腔结构包括设置于所述第一基板第二表面上的空腔结构壁以及由所述空腔结构壁围成的空腔空间；所述空腔空间用于容纳设置于所述第二基板第一表面上的第一芯片；
所述在与所述第一焊垫相对应的位置形成上下贯穿所述第一基板的第一表面和第二表面的通孔，具体为：
在与所述第一焊垫相对应的位置形成上下贯穿所述第一基板的第一表面和第二表面以及所述空腔结构壁的通孔。
在该第二种可能的实现方式中，设置于第一基板第二表面上的空腔结构可以为第一基板起到一定的支撑作用，从而增强第一基板的整体刚性，因此，相较于未设置有空腔结构的基板，第一基板的整体厚度可以相对减薄，从而达到减小器件厚度的效果。
结合本申请的第二方面及其上述任一可能的实现方式中，在第三种可能的实现方式中，所述将第一基板和第二基板组装在一起之前，还包括：
在所述第一焊垫上涂覆能够固化成型的导电粘结材料；
所述在所述第一焊垫的上方形成用于连接所述第一基板和所述第二基板的互连结构，具体包括：
在第一基板和第二基板组装的同时，挤压涂覆在所述第一焊垫上的能够固化成型的导电粘结材料，使其流入所述通孔内；
固化所述能够固化成型的导电粘结材料，从而形成用于连接所述第一基板和所述第二基板的互连结构。
结合本申请的第二方面及其上述任一可能的实现方式中，在第四种可能的实现方式中，所述将第一基板和第二基板组装在一起，具体包括：
采用表面贴装工艺将第一基板和第二基板贴合组装在一起。
结合本申请的第二方面及其上述任一可能的实现方式中，在第五种可能的实现方式中，所述方法还包括：
在所述第二基板的第二表面上形成第二焊垫，所述第二焊垫用于与外部电路电连接。
结合本申请的第二方面及其上述任一可能的实现方式中，在第六种可能的实现方式中，在组装之前，还包括：
在所述第一基板的第一表面上形成第三基板；所述第三基板与所述第一基板之间电性连接；
在所述第三基板的上方形成第二芯片，所述第二芯片电连接至所述第三基板的表面上。
相较于现有技术，本申请具有以下有益效果：
基于以上技术方案可知，在本申请实施例提供的堆叠封装器件中，通过固定于第二基板的第一焊垫上，且被挤压填充于第一基板的通孔内的互连结构实现第一基板和第二基板的连接导通。用于形成该第一基板上的通孔可以通过较小间距工艺实现，例如电镀工艺，因此，形成于该通孔内的、用于实现第一基板和第二基板连接的互连结构可以实现较小间距连接，能够满足更小间距工艺能力需求。因此，本申请实施例提供的通过固定于第二基板的第一焊垫上，且被挤压填充于第一基板的通孔内的互连结构能够实现第一基板和第二基板更小间距以及短距离的电性连接，从而有利于提升堆叠封装器件的封装密度。
此外，在本申请实施例中，该堆叠封装器件的封装工艺流程简单，成本低廉，因而有利于降低堆叠封装器件的封装成本。
附图说明
图1是本领域现有的一种堆叠封装器件的剖面结构示意图；
图2是本申请实施例提供的一种堆叠封装器件的剖面结构示意图；
图3是本申请实施例提供的另一种堆叠封装器件的剖面结构示意图；
图4是本申请实施例提供的一种堆叠封装器件的封装方法流程示意图；
图5A1至图5E是本申请实施例提供的一种堆叠封装器件的封装方法一系列制程对应的剖面结构示意图；
图6是本申请实施例提供的另一种堆叠封装器件的封装方法形成的器件的剖面示意图。
具体实施方式
在半导体器件封装领域，一种堆叠封装器件的剖面结构如图1所示。在图1中，堆叠封装器件采用双基板贴合焊接结构，在该双基板贴合焊接结构中，***级集成芯片11(SOC芯片)位于上基板12和下基板13之间，所以，在设计该器件结构时，要保证上、下基板12和13之间具有一定的距离，且能够实现上、下基板12和13之间的电性连接。在图1中，为了实现上、下基板12和13的电性连接，采用铜核球14将上、下基板12和13焊接在一起。
目前，铜核球工艺所能达到的最小间距为270μm，该工艺导致堆叠封装结构的封装密度较低。随着电子设备技术的发展，需要更小间距的工艺来实现上、下基板的焊接，以提升堆叠封装器件的封装密度。
此外，因在上、下基板12和13之间放置SOC芯片11，且SOC芯片11采用倒装工艺焊接在下基板13上，因此，在将上、下基板12和13焊接在一起时，需要在上、下基板12和13之间留有一定缝隙空间来容纳SOC芯片11。若在缝隙空间大小不变的情况下，若采用过小的铜核球将上、下基板12和13焊接在一起的话，则会容易发生虚焊，导致上、下基板12和13之间的不良焊接。
因此，在图1所示的堆叠封装器件中存在以下缺陷：
第一、用于实现上、下基板的铜核球工艺的最小间距较大，导致堆叠封装结构的封装密度较低；
第二、采用铜核球实现上、下基板的连接，若铜核球的尺寸选择不当，容易发生上、下基板焊接不良的缺陷。
本申请实施例为了解决图1所示的堆叠封装器件存在的缺陷，本申请实施例提供了一种新的堆叠封装器件。在该堆叠封装器件中，通过固定于第二基板的第一焊垫上，且被挤压填充于第一基板的通孔内的互连结构实现第一基板和第二基板的焊接导通。用于形成该第一基板上的通孔可以通过较小间距工艺实现，例如电镀工艺，因此，形成于该通孔内的、用于实现第一基板和第二基板焊接的互连结构可以实现较小间距连接，能够满足更小间距工艺能力需求。因此，本申请实施例提供的通过固定于第二基板的第一焊垫上，且被挤压填充于第一基板的通孔内的互连结构能够实现第一基板和第二基板更小间距的电性连接，从而有利于提升堆叠封装器件的封装密度。
此外，在本申请实施例中，该堆叠封装器件的封装工艺流程简单，成本低廉，因而有利于降低堆叠封装器件的封装成本。
此外，在本申请实施例提供的堆叠封装器件中，用于连接第一基板和第二基板的互连结构直接形成于第二基板的第一焊垫上，且被挤压填入第一基板的通孔内，因而，该互连结构不会出现铜核球工艺存在的虚焊缺陷。因此，相较于现有技术利用铜核球工艺实现上下基板的连接的方案，该互连结构可以增加第一基板和第二基板之间的结合力，而且会增强焊点稳定可靠性。
下面结合附图对本申请实施例提供的堆叠封装器件的结构进行详细描述。
请参见图2，本申请实施例提供的堆叠封装器件包括以下结构：
第一基板21、第二基板22和空腔结构23；
该第一基板21和第二基板22均包括相对的第一表面和第二表面，该第二基板22的第一表面上设置有第一芯片221以及第一焊垫222；作为示例，第一芯片221可以为***级集成芯片(SOC芯片)；
该空腔结构23包括设置于所述第一基板21第二表面上的空腔结构壁231以及由该空腔结构壁231围成的空腔空间232；
第二基板22设置于空腔结构23的下方，且第一焊垫222位于所述空腔结构壁231的下方。而且，为了能够减小堆叠封装器件的整个器件尺寸，第一芯片221可以被空腔空间232所容纳，如此，在本申请实施例中，第一芯片221可以与空腔空间232相对设置，且空腔空间232的空间大小能够满足容纳第一芯片221的要求。
该堆叠封装器件还包括上下贯穿第一基板21的第一表面和第二表面以及空腔结构壁231的通孔24，该通孔24与第一焊垫222相对设置。
此外，为了实现第一基板21与第二基板22的电性连接以及该两基板的粘合，该堆叠封装器件还包括固定在第一焊垫222上方且延伸被挤压填充至通孔24内的互连结构25。
此外，该通孔24的表面上还可以形成有金属层26，该金属层用于与第一基板21上的电子器件电性连接。作为示例，该金属层可以为采用电镀工艺形成的铜金属层。
需要说明，在本申请实施例中，第一焊垫222的数量可以为多个，相对应地，形成于该第一焊垫222上方的通孔24的数量也可以为多个。更具体地说，通孔24与第一焊垫222之间是一一对应的，如此，一个通孔24对应一个第一焊垫222。如此，在本申请实施例提供的堆叠封装器件中可以包括多个互连结构25。在本申请实施例中，互连结构25可以采用多种方式形成。
作为示例，互连结构25可以由能够固化成型的导电粘结材料形成。作为示例，该能够固化成型的导电粘结材料可以为导电胶。作为示例，该导电胶可以为锡膏、铜膏和银膏中的至少一种。当采用导电胶形成互连结构25时，其具体实现方式可以如下：在本申请实施例中，在空腔结构23形成于第一基板21的第二表面上后，可以采用表面贴装工艺将第一基板21和第二基板22连接在一起。在进行两基板贴装之前，在第二基板22的第一焊垫222上涂上导电胶，然后在两基板贴装时，施加一定压力，依靠该压力降导电胶挤压入通孔24内，然后通过回流或者烘烤将挤压入通孔24的的导电胶固化成互连结构25。
当本申请实施例采用上述实现方式来形成互连结构25时，通孔24的开口可以小于第一焊垫222的尺寸，因此，互连结构25可以呈底部面积大，顶部面积小的铆钉结构。更具体地说，呈铆钉结构的互连结构25的细长部分位于通孔24内。该呈铆钉结构的互连结构25可以增加第一基板21与第二基板22之间的结合力，增强两者焊接位置处的稳定可靠性。而且，在本申请实施例中，该互连结构25延伸至通孔24内的高度与点涂在第一焊垫222上方的导电胶的量相关，导电胶的量越多，延伸至通孔24内的高度越高，互连结构25的焊接性能越稳定牢固。作为本申请的一可选实施例，为了保证第一基板21和第二基板22之间的焊接稳定性，互连结构25延伸至通孔24内的高度至少是通孔24总深度的30％，作为一更具体可选实施例，互连结构25延伸至通孔24内的高度与通孔24总深度相同。作为另一具体实施例，当导电胶的量足够多时，在挤压力的作用下，导电胶可以充满整个通孔，并溢出到第一基板21的第一表面上，在该情形下形成的互连结构25可以延伸至第一基板21的第一表面上，，该互连结构25可以进一步提高第一基板21和第二基板22之间的焊接稳定性。
由上可知，在本申请实施例中，通过上述所述的互连结构25替代图1所示的铜核球14实现第一基板21和第二基板22之间的连接，该互连结构25不存在铜核球工艺存在的虚焊缺陷。因此，本申请实施例中的堆叠封装器件能够解决现有的堆叠封装器件中的两基板存在的焊接不良的缺陷，
此外，在本申请实施例中，通孔24可以通过较小间距工艺实现，例如电镀工艺，因此，形成于该通孔内的、用于实现第一基板和第二基板焊接的互连结构可以实现较小间距连接，能够满足更小间距工艺能力需求。因此，本申请实施例提供的通过固定于第二基板的第一焊垫上，且被挤压填充于第一基板的通孔内的互连结能够实现更小间距的电性连接，从而有利于提升堆叠封装器件的封装密度。作为示例，通孔24的制作工艺参数如下：间距为230μm，孔径为100μm，孔盘为200μm。
此外，采用形成于通孔24内的互连结构25实现第一基板21和第二基板22的连接，不存在串锡风险。
此外，在本申请实施例中，设置于第一基板21第二表面上的空腔结构23可以为第一基板21起到一定的支撑作用，从而增强第一基板21的整体刚性，因此，相较于未设置有空腔结构的基板，第一基板21的整体厚度可以相对减薄，从而达到减小器件厚度的效果。作为示例，在本申请实施例中，相较于未设置有空腔结构的基板，第一基板21的厚度可以减薄至少60μm。
另外，由于空腔结构23可以增强第一基板21的整体刚性，因此，在本申请实施例中的堆叠封装器件的封装过程的加工处理较为方便容易，封装良率得到提升。
需要说明，作为本申请实施例的扩展，本申请实施例提供的堆叠封装器件中也可以不包括上述图2所示的堆叠封装器件中的空腔结构23。如此，在该实施例中，相应地就不具有空腔结构23所带来的效果，但是，该实施例通过形成于第二基板22的第一焊垫222上方且填充至第一基板21的通孔24内的互连结构能够实现第一基板21和第二基板22更小间距以及短距离的电性连接，从而有利于提升堆叠封装器件的封装密度。
作为本申请的一具体示例，第一基板21可以为覆铜板，更具体地，该覆铜板可以为双面覆铜板，并且为了制作精细线路层，在该覆铜板的表面上可以分别设置有一定厚度的超薄铜箔，作为示例，该超薄铜箔的厚度可以为3μm。
作为本申请的另一具体实施例，第二基板22可以采用3层ETS(线路隐埋式基板，Emmbeded Trace Substrate)工艺制作完成。
作为本申请的又一具体实施例，第一焊垫222可以为金属焊盘、金属焊球或者其它用于实现电连接的结构。在本申请实施例中，第一焊垫222以金属焊盘为例说明。
为了防止能够固化成型的导电粘结材料溢出第一焊垫222，作为本申请实施例的又一具体实施例，如图2所示，第二基板22的第一表面上设置有阻焊层223，该阻焊层223位于第一焊垫222的周围。更更具体地，该阻焊层可以为阻焊层限定(Solder-Mask Defined，SMD)结构或非阻焊层限定(Non-Solder-Mask Defined，NSMD)结构。其中，SMD结构的阻焊层开口小于金属焊盘。电路板设计者定义形状代码、位置和焊盘的额定尺寸；焊盘开口的实际尺寸是由阻焊层制作者控制的。阻焊层一般为可成像液体感光胶。
NSMD结构的金属焊盘小于阻焊层开口。在表层布线电路板的NSMD焊盘上，印刷电路导线的一部分将会受到焊锡的浸润。
作为本申请的又一具体实施例，第二基板22的第二表面上还可以设置有用于与外部电路电连接的第二焊垫224，该第二焊垫224的具体结构可以为金属焊盘、金属焊球或者其它电连接结构。
作为本申请的又一具体实施例，如图3所示，本实施例提供的堆叠封装器件在上述图2所示的结构的基础上，还可以包括：
设置于第一基板21的第一表面上方的第三基板31；
设置于该第三基板31上方的第二芯片32，该第二芯片32电连接至第三基板31的表面上，该第三基板31与该第一基板21之间通过第三焊垫33电连接。
作为示例，该第二芯片32可以为存储芯片(Memory)。第三焊垫33可以为金属焊球、金属焊盘或者其它电连接结构。
此外，为了保护堆叠封装器件的内部部件，图3所示的堆叠封装器件结构还可以包括包裹第二芯片32和第三基板31的塑封体34。
以上为本申请实施例提供的堆叠封装器件的具体结构。基于该堆叠封装器件的具体结构，本申请实施例还提供了该堆叠封装器件的封装方法的具体实施方式。
请参见图4至图5D，本申请实施例提供的堆叠封装器件的封装方法包括以下步骤：
S401：提供第一基板21和第二基板22，第一基板21和第二基板22均包括相对的第一表面和第二表面，第二基板22的第一表面上设置有第一芯片221以及第一焊垫222。
如图5A1所示，第一基板21内部设置有盲孔211，第二表面上均设置有线路212。盲孔211可以实现第一基板21第一表面和第二表面的电连接。
在本申请实施例中，第一基板21可以为双面覆铜板，而且为了在第一基板21的表面上制作精细线路，该第一基板21的两表面上还可以设置有一定厚度的超薄铜箔。
在本申请实施例中，第二基板22的结构剖面示意图如图5A2所示，其可以包括相对的第一表面和第二表面，且第二基板22的第一表面上设置有第一芯片221以及第一焊垫222。此外，该第二基板22的第一表面上还可以设置有阻焊层223，该阻焊层223位于第一焊垫222的周围。
第二基板22可以采用3层ETS工艺制作完成。在本申请实施例中，在采用3层ETS工艺制作完成后，在第二基板22的第一表面上形成第一芯片221以及第一焊垫222。
作为示例，在本申请实施例中，第一芯片221可以采用芯片倒装工艺形成于第二基板22的第一表面上。该具体过程可以如下：
将形成有多颗第一芯片的晶圆研磨减薄，并切割成一颗颗独立的第一芯片，利用粘片机将第一芯片粘结在第二基板22的第一表面上，然后在第一芯片的底部填充底填胶(under fill)，从而实现在第二基板22的第一表面上形成第一芯片221。
在本申请实施例中，第一芯片221可以为SOC芯片。另外，第一焊垫222可以为金属焊盘、金属焊球或者其它电连接结构。
S402：在第一基板21的第二表面上形成空腔结构23，空腔结构23包括设置于第一基板21第二表面上的空腔结构壁231以及由空腔结构壁231围成的空腔空间232。
作为一示例，可以在第一基板21的第二表面上涂覆一层感光介电材料，然后通过光刻刻蚀工艺在第一基板21的第二表面上形成空腔结构23。
此外，作为另一示例，也可以在第一基板21的第二表面上形成一覆铜板或半固化树脂片(PrePreg，PPG)，然后通过机械钻铣覆铜板或半固化树脂片的方式形成空腔结构23。
该步骤执行完对应的剖面结构示意图如图5B所示。
S403：在与第一焊垫222相对应的位置形成上下贯穿第一基板21的第一表面和第二表面以及空腔结构壁231的通孔24。
需要说明，在本申请实施例中，与第一焊垫222相对应的位置为当第一基板和第二基板上下相对平行放置时，与第一焊垫222上下相对的位置。
本步骤可以具体为采用机械钻孔工艺或者电镀通孔工艺在于第一焊垫222相对应的位置处形成上下贯穿第一基板21的第一表面和第二表面以及空腔结构壁231的通孔24。
需要说明，在本申请实施例中，还可以在通孔24的表面上形成一层金属层26，以实现与第一基板21上的电子器件的电气连接。
该步骤执行完对应的剖面结构示意图如图5C所示。
S404：在第一焊垫222上涂覆导电胶51。
本步骤可以采用点胶工艺在需要与第一基板焊接导通的第一焊垫222上涂覆导电胶51。
在本步骤中，该导电胶可以为锡膏、铜膏和银膏中的至少一种。为了保证第一基板21与第二基板22之间的焊接稳定性，涂覆的导电胶51的量要尽可能地多。
该步骤执行完对应的剖面结构示意图如图5D所示。
S405：将形成有空腔结构23的第一基板21和第二基板22组装在一起，且使第一芯片221被空腔空间232容纳，通孔24与第一焊垫222相对设置，并且在组装的同时，施加一定的压力，将涂覆在第一焊垫222上的导电胶51挤压流入通孔24内。
作为示例，本步骤可以采用表面贴装工艺(Mounting)将形成有空腔结构23的第一基板21和第二基板22贴合组装在一起。
在第一基板21和第二基板贴合在一起的同时，施加一定的压力，使涂覆在第一焊垫222上的导电胶51挤入通孔24内。
该步骤执行完对应的剖面结构示意图如图5E所示。
S406：固化导电胶51，从而使导电胶51在第一焊垫333的上方形成延伸至通孔24内的互连结构25。
采用回流或者烘烤工艺固化导电胶51，从而使导电胶51在第一焊垫333的上方形成延伸至通孔24内的互连结构25。该互连结构25用于实现第一基板21与第二基板22的电性连接以及该两基板的粘合。
作为本申请的一可选实施例，为了保证第一基板21和第二基板22之间的焊接稳定性，互连结构25延伸至通孔24内的高度至少是通孔24总深度的30％。
该步骤执行完对应的剖面结构示意图如图5E所示。
需要说明，在本申请实施例中，S402至S403是在第一基板21上的制程，S404是在第二基板22上的制程，因第一基板21和第二基板22还没有组装在一起，因此，本申请实施例不限定S402至S403与S404的执行顺序。具体地说，如图4所示，可以先执行S402至S403，再执行S404，也可以先执行S404，再执行S402至S403，也可以同时执行。
以上为本申请实施例提供的堆叠封装器件的封装方法的具体实现方式。在该具体实现方式中，以导电胶作为形成互连结构的材料为例说明。实际上，在本申请实施例中，形成互连结构的材料不限于导电胶，其还可以为其它能够固化成型的导电粘结材料。相应地，当采用其它能够固化成型的导电粘结材料形成互连结构时，其对应的形成互连结构的具体方式也可以相应地发生变化。
例如，作为本申请实施例的一扩展实施例，可以在两基板组装之前，不在第一焊垫上涂覆导电胶，而是在两者组装之后，向通孔24内引入能够固化成型的导电粘结材料，然后再通过相应的工序使得该能够固化成型的导电粘结材料形成位于第一焊垫上方且延伸至通孔24内的互连结构。
此外，作为本申请实施例的另一扩展实施例，当采用导电胶作为能够固化成型的导电粘结材料时，也可以在两基板组装之前，不在第一焊垫上涂覆导电胶，而是在两者组装之后，向通孔24内引入导电胶，然后再通过相应的回流或烘烤将导电胶固化，从而使得该导电胶形成位于第一焊垫上方且延伸至通孔24内的互连结构。
此外，作为本申请的一可选实施例，在上述实施例的基础上，在S405之前，还包括以下步骤：
在第一基板21的第一表面上形成第三基板31；
在所述第三基板31的上方形成第二芯片32，所述第二芯片32电连接至所述第三基板31的表面上，所述第三基板31与所述第一基板21之间通过第三焊垫33电连接。
此外，为了保护堆叠封装器件的内部部件，上述封装方法还可以进一步包括：
采用塑封料对第二芯片32和第三基板31进行模塑，从而形成包裹第二芯片32和第三基板31的塑封体34。
该具体实现方式最终形成的堆叠封装器件的结构如图6所示，对应的结构简图如图3所示。
以上为本申请的具体实施方式。

Claims (18)

1.一种半导体器件，其特征在于，包括：
第一基板和设置于所述第一基板之上的第二基板；
所述第一基板和所述第二基板均包括相对的第一表面和第二表面；
所述第一基板上设置有贯穿第一基板第一表面和第二表面的通孔，所述第二基板的第一表面上设置有第一焊垫，所述通孔与所述第一焊垫相对设置；
所述器件还包括用于连接所述第一基板和所述第二基板的互连结构，所述互连结构固定在所述第一焊垫上，并被挤压填充于所述通孔内。
2.根据权利要求1所述的器件，其特征在于，所述通孔的表面上形成有金属层，所述金属层与所述第一基板上的电子器件电性连接。
3.根据权利要求1或2所述的器件，其特征在于，所述器件还包括设置于所述第一基板第二表面上的空腔结构，所述空腔结构包括设置于所述第一基板第二表面上的空腔结构壁以及由所述空腔结构壁围成的空腔空间；
所述第二基板的第一表面上还设置有第一芯片，所述第一芯片被所述空腔空间所容纳。
4.根据权利要求1-3任一项所述的器件，其特征在于，所述互连结构在所述通孔内的填充高度至少为通孔深度的30％。
5.根据权利要求1-4任一项所述的器件，其特征在于，所述互连结构为铆钉结构。
6.根据权利要求1-5任一项所述的器件，其特征在于，所述互连结构由能够固化成型的导电粘结材料形成。
7.根据权利要求6任一项所述的器件，其特征在于，所述导电粘结材料为导电胶。
8.根据权利要求1-7任一项所述的器件，其特征在于，所述第二基板的第一表面上还设置有阻焊层，所述阻焊层位于所述第一焊垫的周围。
9.根据权利要求8所述的器件，其特征在于，所述阻焊层为阻焊层限定结构或非阻焊层限定结构。
10.根据权利要求1-9任一项所述的器件，其特征在于，所述器件还包括设置在所述第二基板的第二表面上的第二焊垫，所述第二焊垫用于与外部电路电连接。
11.根据权利要求1-10任一项所述的器件，其特征在于，所述器件还包括：
设置于所述第一基板的第一表面上方的第三基板；所述第三基板与所述第一基板之间电性连接；
设置于所述第三基板上方的第二芯片，所述第二芯片电连接至第三基板表面上。
12.一种半导体器件的封装方法，其特征在于，包括：
提供第一基板和第二基板，所述第一基板和所述第二基板均包括相对的第一表面和第二表面，所述第二基板的第一表面上设置有第一焊垫；
在与所述第一焊垫相对应的位置形成上下贯穿所述第一基板的第一表面和第二表面的通孔；
将第一基板和第二基板组装在一起，且使所述通孔与所述第一焊垫相对设置；
在所述第一焊垫的上方形成用于连接所述第一基板和所述第二基板的互连结构，所述互连结构固定在所述第一焊垫上，并被挤压填充于所述通孔内。
13.根据权利要求12所述的方法，其特征在于，在形成所述通孔之后，形成所述互连结构之前，还包括：
在所述通孔的表面上形成金属层，所述金属层用于与所述第一基板上的电子器件电性连接。
14.根据权利要求12或13所述的方法，其特征在于，在形成所述通孔之前，还包括：
在所述第一基板的第二表面上形成空腔结构，所述空腔结构包括设置于所述第一基板第二表面上的空腔结构壁以及由所述空腔结构壁围成的空腔空间；所述空腔空间用于容纳设置于所述第二基板第一表面上的第一芯片；
所述在与所述第一焊垫相对应的位置形成上下贯穿所述第一基板的第一表面和第二表面的通孔，具体为：
在与所述第一焊垫相对应的位置形成上下贯穿所述第一基板的第一表面和第二表面以及所述空腔结构壁的通孔。
15.根据权利要求12-14任一项所述的方法，其特征在于，所述将第一基板和第二基板组装在一起之前，还包括：
在所述第一焊垫上涂覆能够固化成型的导电粘结材料；
所述在所述第一焊垫的上方形成用于连接所述第一基板和所述第二基板的互连结构，具体包括：
在第一基板和第二基板组装的同时，挤压涂覆在所述第一焊垫上的能够固化成型的导电粘结材料，使其流入所述通孔内；
固化所述能够固化成型的导电粘结材料，从而形成用于连接所述第一基板和所述第二基板的互连结构。
16.根据权利要求12-15任一项所述的方法，其特征在于，所述将第一基板和第二基板组装在一起，具体包括：
采用表面贴装工艺将第一基板和第二基板贴合组装在一起。
17.根据权利要求12-16任一项所述的方法，其特征在于，所述方法还包括：
在所述第二基板的第二表面上形成第二焊垫，所述第二焊垫用于与外部电路电连接。
18.根据权利要求12-17任一项所述的方法，其特征在于，在组装之前，还包括：
在所述第一基板的第一表面上形成第三基板；所述第三基板与所述第一基板之间电性连接；
在所述第三基板的上方形成第二芯片，所述第二芯片电连接至所述第三基板的表面上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112174084A (zh) * 2020-09-22 2021-01-05 青岛歌尔智能传感器有限公司 组合式传感器、电子设备及组合式传感器的制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060175696A1 (en) * 2005-02-04 2006-08-10 Stats Chippac Ltd. Nested integrated circuit package on package system
CN101339927A (zh) * 2007-07-02 2009-01-07 英飞凌科技股份有限公司 半导体器件
CN103811362A (zh) * 2012-11-08 2014-05-21 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法
CN105789147A (zh) * 2014-09-05 2016-07-20 台湾积体电路制造股份有限公司 具有凹进边缘的半导体器件及其制造方法
CN106024721A (zh) * 2010-07-23 2016-10-12 德塞拉股份有限公司 组装后平面化的微电子元件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060175696A1 (en) * 2005-02-04 2006-08-10 Stats Chippac Ltd. Nested integrated circuit package on package system
CN101339927A (zh) * 2007-07-02 2009-01-07 英飞凌科技股份有限公司 半导体器件
CN106024721A (zh) * 2010-07-23 2016-10-12 德塞拉股份有限公司 组装后平面化的微电子元件
CN103811362A (zh) * 2012-11-08 2014-05-21 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法
CN105789147A (zh) * 2014-09-05 2016-07-20 台湾积体电路制造股份有限公司 具有凹进边缘的半导体器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
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CN112174084A (zh) * 2020-09-22 2021-01-05 青岛歌尔智能传感器有限公司 组合式传感器、电子设备及组合式传感器的制作方法
CN112174084B (zh) * 2020-09-22 2023-09-22 青岛歌尔智能传感器有限公司 组合式传感器、电子设备及组合式传感器的制作方法

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