CN110277984B - 电平移位电路及时钟讯号电路 - Google Patents

电平移位电路及时钟讯号电路 Download PDF

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Abstract

一种电平移位电路以及一种时钟讯号电路。所述电平移位电路包括电平移位单元、第一延迟单元、二个第一开关、以及二个第二开关。所述电平移位单元的所述两个输入端分别电连接一个所述第一开关。所述第一延迟单元的二个所述输出端分别对应电连接至所述电平移位单元的二个所述输入端与二个所述第一开关之间。所述第一延迟单元的二个所述输出端与所述电平移位单元的二个所述输入端之间分别电连接一个所述第二开关。所述第一延迟单元用以延迟一个单位的延迟时间。

Description

电平移位电路及时钟讯号电路
【技术领域】
本揭示涉及显示技术领域，特别涉及一种电平移位电路以及一种时钟讯号电路。
【背景技术】
主动矩阵式的液晶显示屏(Active-Matrix Liquid Crystal Display,AMLCD)若采用阵列基板栅驱动技术(Gate On Array,GOA)，则需要在时钟讯号进入栅驱动芯片之前进行电平的提升。
一般采用电平移位芯片来进行电平的提升。现有的电平移位芯片为2进4出，4进4出以及12进12出。在时钟控制芯片的输出端有限的情况下，电平移位电路不易提供更多的输出端口。即使在时钟控制芯片的输出端足够的情况下，使用多个电平移位芯片也会占用面积，提高成本。
故，有需要提供一种电平移位电路以及一种时钟讯号电路，以解决现有技术存在的问题。
【发明内容】
为解决上述技术问题，本揭示的一目的在于提供一种电平移位电路以及一种时钟讯号电路，通过使用延迟单元以提高电平移位电路的输出端口。降低成本并减小电路面积。
为达成上述目的，本揭示提供一种电平移位电路，包括电平移位单元、第一延迟单元、二个第一开关、二个第二开关、四个第三开关、以及四个第四开关。所述电平移位单元具有两个输入端及四个输出端。所述电平移位单元的所述两个输入端分别电连接一个所述第一开关。所述第一延迟单元具有二个输入端及二个输出端。所述第一延迟单元的二个所述输出端分别对应电连接至所述电平移位单元的二个所述输入端与二个所述第一开关之间。所述第一延迟单元的二个所述输入端分别对应电连接至二个所述第一开关的另一端。所述第一延迟单元的二个所述输出端与所述电平移位单元的二个所述输入端之间分别电连接一个所述第二开关。所述第一延迟单元用以延迟一个单位的延迟时间。所述电平移位单元的四个输出端分别电连接四个所述第三开关以及四个所述第四开关。
于本揭示的一实施例的电平移位电路中，其中，所述第二开关的控制信号比所述第一开关的控制信号延迟一个单位的所述延迟时间。所述第四开关的控制信号比所述第三开关的控制信号延迟一个单位的所述延迟时间。
于本揭示的一实施例的电平移位电路中，其中，所述电平移位电路还包括第二延迟单元、二个第五开关、以及四个第六开关。所述第二延迟单元具有二个输入端及二个输出端。所述第二延迟单元的二个所述输出端分别对应电连接至所述电平移位单元的二个所述输入端与二个所述第一开关之间。所述第二延迟单元的二个所述输入端分别对应电连接至二个所述第一开关的另一端。所述第二延迟单元的二个所述输出端与所述电平移位单元的二个所述输入端之间分别电连接一个所述第五开关。所述第二延迟单元用以延迟二个单位的延迟时间。所述电平移位单元的四个输出端分别电连接四个所述第六开关。
于本揭示的一实施例的电平移位电路中，其中，所述第五开关的控制信号比所述第一开关的控制信号延迟二个单位的所述延迟时间。所述第六开关的控制信号比所述第三开关的控制信号延迟二个单位的所述延迟时间。
于本揭示的一实施例的电平移位电路中，其中，所述电平移位单元具有四个输入端。所述第一延迟单元具有四个输入端及四个输出端。所述第二延迟单元具有四个输入端及四个输出端。
本揭示还提供一种时钟讯号电路，包括时钟控制单元以及电平移位电路。所述时钟控制单元具有两个输出端。所述电平移位电路包括电平移位单元、第一延迟单元、二个第一开关、二个第二开关、四个第三开关、以及四个第四开关。所述电平移位单元具有两个输入端及四个输出端。所述电平移位单元的所述两个输入端分别电连接一个所述第一开关。所述电平移位单元的两个所述输入端分别对应电连接至所述时钟控制单元的两个所述输出端。所述两个第一开关分别对应电连接至所述时钟控制单元的两个所述输出端与所述电平移位单元的两个所述输入端之间。所述第一延迟单元具有二个输入端及二个输出端。所述第一延迟单元的二个所述输出端分别对应电连接至所述电平移位单元的二个所述输入端与二个所述第一开关之间。所述第一延迟单元的二个所述输入端分别对应电连接至二个所述第一开关与所述时钟控制单元的两个所述输出端之间。所述第一延迟单元的二个所述输出端与所述电平移位单元的二个所述输入端之间分别电连接一个所述第二开关。所述第一延迟单元用以延迟一个单位的延迟时间，所述电平移位单元的四个输出端分别电连接四个所述第三开关以及四个所述第四开关。
于本揭示的一实施例的时钟讯号电路中，其中，所述第二开关的控制信号比所述第一开关的控制信号延迟一个单位的所述延迟时间。所述第四开关的控制信号比所述第三开关的控制信号延迟一个单位的所述延迟时间。
于本揭示的一实施例的时钟讯号电路中，其中，所述电平移位电路还包括第二延迟单元、二个第五开关、以及四个第六开关。所述第二延迟单元具有二个输入端及二个输出端。所述第二延迟单元的二个所述输出端分别对应电连接至所述电平移位单元的二个所述输入端与二个所述第一开关之间。所述第二延迟单元的二个所述输入端分别对应电连接至二个所述第一开关的另一端。所述第二延迟单元的二个所述输出端与所述电平移位单元的二个所述输入端之间分别电连接一个所述第五开关。所述第二延迟单元用以延迟二个单位的延迟时间。所述电平移位单元的四个输出端分别电连接四个所述第六开关。
于本揭示的一实施例的时钟讯号电路中，其中，所述第五开关的控制信号比所述第一开关的控制信号延迟二个单位的所述延迟时间。所述第六开关的控制信号比所述第三开关的控制信号延迟二个单位的所述延迟时间。
于本揭示的一实施例的时钟讯号电路中，其中，所述电平移位单元具有四个输入端。所述第一延迟单元具有四个输入端及四个输出端。所述第二延迟单元具有四个输入端及四个输出端。
由于本揭示的实施例的电平移位电路以及时钟讯号电路中，使用至少所述第一延迟单元、二个所述第一开关、以及二个所述第二开关以使电平移位电路的输入端口产生分时复用的效果。配合所述第三开关、以及所述第四开关以使电平移位电路的输出端口复用成更多个输出端口。具有降低成本并减小电路面积的效果。
为让本揭示的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
【附图说明】
图1显示根据本揭示的一实施例的时钟讯号电路的结构示意图；
图2显示根据本揭示的一实施例的时钟讯号电路的结构示意图；
图3显示根据本揭示的一实施例的时钟讯号的时序示意图；
图4显示根据本揭示的一实施例的时钟讯号的时序示意图；
图5显示根据本揭示的一实施例的时钟讯号的时序示意图；
图6显示根据本揭示的一实施例的时钟讯号的时序示意图；以及
图7显示根据本揭示的一实施例的时钟讯号的时序示意图。
【具体实施方式】
为了让本揭示的上述及其他目的、特征、优点能更明显易懂，下文将特举本揭示优选实施例，并配合所附图式，作详细说明如下。再者，本揭示所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧层、周围、中央、水平、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本揭示，而非用以限制本揭示。
在图中，结构相似的单元是以相同标号表示。
参照图1及图3，本揭示提供一种电平移位电路100，包括电平移位单元110、第一延迟单元121、二个第一开关SW1、二个第二开关SW2、四个第三开关SW3、以及四个第四开关SW4。所述电平移位单元110具有两个输入端及四个输出端。所述电平移位单元110的所述两个输入端分别电连接一个所述第一开关SW1。所述第一延迟单元121具有二个输入端及二个输出端。所述第一延迟单元121的二个所述输出端分别对应电连接至所述电平移位单元110的二个所述输入端与二个所述第一开关SW1之间。所述第一延迟单元121的二个所述输入端分别对应电连接至二个所述第一开关SW1的另一端。所述第一延迟单元121的二个所述输出端与所述电平移位单元110的二个所述输入端之间分别电连接一个所述第二开关SW2。所述第一延迟单元121用以延迟一个单位的延迟时间D_1。所述电平移位单元110的四个输出端分别电连接四个所述第三开关SW3以及四个所述第四开关SW4。
具体的，时钟控制单元200有二个输出端分别对应输出讯号CK1、CK2。所述第一延迟单元121截取时钟控制单元200的二个讯号进行延迟后于二个输出端分别对应输出讯号CK3、及CK4。电平移位电路100接收讯号CK1至CK4后进行电平提升并输出讯号CK1’至CK8’。
参照图4及图5，具体的，二个所述第一开关SW1依据控制讯号CT1而导通、二个所述第二开关SW2依据控制讯号CT2而导通。所述第一开关SW1与所述第二开关SW2先后导通以分时复用所述电平移位单元110的所述两个输入端。四个所述第三开关SW3依据控制讯号CT3而导通、四个所述第四开关SW4依据控制讯号CT4而导通。所述第三开关SW3与所述第四开关SW4先后导通以分时复用所述电平移位单元110的所述四个输出端。
具体的，所述电平移位单元110例如为电平移位芯片(Level Shift IC)，用以将驱动信号的电路升压，以供给显示面板300上的栅驱动芯片(Gate drive IC)。
具体的，一个单位的延迟时间D_1为所述电平移位单元110任两相临输出讯号脉冲(CK1’～CK12’)的时间间隔的4倍，但本揭示不限于此。可依实际使用的输出/输入端口数目来决定一个单位的延迟时间D_1的长度。
具体的，信号ST为时钟控制单元200发送的启始信号。用以触发所述电平移位单元110依据输入信号产生输出信号。
参照图4及图5，于本揭示其中的一实施例中，所述的电平移位电路100，其中，所述第二开关SW2的控制信号CT2比所述第一开关SW1的控制信号CT1延迟一个单位的所述延迟时间D_1。所述第四开关SW4的控制信号CT4比所述第三开关SW3的控制信号CT3延迟一个单位的所述延迟时间D_1。
参照图1及图3，于本揭示其中的一实施例中，所述的电平移位电路100，其中，所述电平移位电路100还包括第二延迟单元122、二个第五开关SW5、以及四个第六开关SW6。所述第二延迟单元122具有二个输入端及二个输出端。所述第二延迟单元122的二个所述输出端分别对应电连接至所述电平移位单元110的二个所述输入端与二个所述第一开关SW1之间。所述第二延迟单元122的二个所述输入端分别对应电连接至二个所述第一开关SW1的另一端。所述第二延迟单元122的二个所述输出端与所述电平移位单元110的二个所述输入端之间分别电连接一个所述第五开关SW5。所述第二延迟单元122用以延迟二个单位的延迟时间D_1。所述电平移位单元110的四个输出端分别电连接四个所述第六开关SW6。
参照图4及图5，具体的，二个所述第五开关SW5依据控制讯号CT5而导通。所述第一开关SW1、所述第二开关SW2与所述第五开关SW5先后导通以分时复用所述电平移位单元110的所述两个输入端。四个所述第六开关SW6依据控制讯号CT6而导通。所述第三开关SW3、所述第四开关SW4与所述第六开关SW6先后导通以分时复用所述电平移位单元110的所述四个输出端。
具体的，时钟控制单元200有二个输出端分别对应输出讯号CK1、CK2。所述第一延迟单元121截取时钟控制单元200的二个讯号进行延迟后于二个输出端分别对应输出讯号CK3、及CK4。所述第二延迟单元122截取时钟控制单元200的二个讯号进行延迟后于二个输出端对应输出讯号CK5、及CK6。电平移位电路100接收讯号CK1至CK6后进行电平提升并输出讯号CK1’至CK12’。
参照图4及图5，于本揭示其中的一实施例中，所述的电平移位电路100，其中，所述第五开关SW5的控制信号CT5比所述第一开关SW1的控制信号CT1延迟二个单位的所述延迟时间D_1。所述第六开关SW6的控制信号CT6比所述第三开关SW3的控制信号CT3延迟二个单位的所述延迟时间D_1。
参照图2，于本揭示其中的一实施例中，所述的电平移位电路100’，其中，所述电平移位单元110’具有四个输入端。所述第一延迟单元121’具有四个输入端及四个输出端。所述第二延迟单元122’具有四个输入端及四个输出端。
具体的，参照图2、图6及图7，时钟控制单元200’有四个输出端分别对应输出讯号CK1、CK2、CK3及CK4。所述第一延迟单元121’截取时钟控制单元200’的四个讯号进行延迟后于四个输出端分别对应输出讯号CK5、CK6、CK7及CK8。所述第二延迟单元122’截取时钟控制单元200’的四个讯号进行延迟后于四个输出端对应输出讯号CK9、CK10、CK11及CK12。电平移位电路100’接收讯号CK1至CK12后进行电平提升并输出讯号CK1’至CK12’。
参照图1及图3，本揭示还提供一种时钟讯号电路1000，包括时钟控制单元200以及电平移位电路100。所述时钟控制单元200具有两个输出端。所述电平移位电路100包括电平移位单元110、第一延迟单元121、二个第一开关SW1、二个第二开关SW2、四个第三开关SW3、以及四个第四开关SW4。所述电平移位单元110具有两个输入端及四个输出端。所述电平移位单元110的所述两个输入端分别电连接一个所述第一开关SW1。所述电平移位单元110的两个所述输入端分别对应电连接至所述时钟控制单元200的两个所述输出端。所述两个第一开关SW1分别对应电连接至所述时钟控制单元200的两个所述输出端与所述电平移位单元110的两个所述输入端之间。所述第一延迟单元121具有二个输入端及二个输出端。所述第一延迟单元121的二个所述输出端分别对应电连接至所述电平移位单元110的二个所述输入端与二个所述第一开关SW1之间。所述第一延迟单元121的二个所述输入端分别对应电连接至二个所述第一开关SW1与所述时钟控制单元200的两个所述输出端之间。所述第一延迟单元121的二个所述输出端与所述电平移位单元110的二个所述输入端之间分别电连接一个所述第二开关SW2。所述第一延迟单元121用以延迟一个单位的延迟时间D_1，所述电平移位单元110的四个输出端分别电连接四个所述第三开关SW3以及四个所述第四开关SW4。
具体的，时钟控制单元200有二个输出端分别对应输出讯号CK1、CK2。所述第一延迟单元121截取时钟控制单元200的二个讯号进行延迟后于二个输出端分别对应输出讯号CK3、及CK4。电平移位电路100接收讯号CK1至CK4后进行电平提升并输出讯号CK1’至CK8’。
参照图4及图5，具体的，二个所述第一开关SW1依据控制讯号CT1而导通、二个所述第二开关SW2依据控制讯号CT2而导通。所述第一开关SW1与所述第二开关SW2先后导通以分时复用所述电平移位单元110的所述两个输入端。四个所述第三开关SW3依据控制讯号CT3而导通、四个所述第四开关SW4依据讯号CT4而导通。所述第三开关SW3与所述第四开关SW4先后导通以分时复用所述电平移位单元110的所述四个输出端。
具体的，所述电平移位单元110例如为电平移位芯片(Level Shift IC)，用以将驱动信号的电路升压，以供给显示面板300上的栅驱动芯片(Gate drive IC)。
具体的，一个单位的延迟时间D_1为所述电平移位单元110任两相临输出讯号脉冲(CK1’～CK12’)的时间间隔的4倍，但本揭示不限于此。可依实际使用的输出/输入端口数目来决定一个单位的延迟时间D_1的长度。
具体的，信号ST为时钟控制单元200发送的启始信号。用以触发所述电平移位单元110依据输入信号产生输出信号。
参照图4及图5，于本揭示其中的一实施例中，所述的时钟讯号电路1000，其中，所述第二开关SW2的控制信号CT2比所述第一开关SW1的控制信号CT1延迟一个单位的所述延迟时间D_1。所述第四开关SW4的控制信号CT4比所述第三开关SW3的控制信号CT3延迟一个单位的所述延迟时间D_1。
参照图1及图3，于本揭示其中的一实施例中，所述的时钟讯号电路1000，其中，所述电平移位电路100还包括第二延迟单元122、二个第五开关SW5、以及四个第六开关SW6。所述第二延迟单元122具有二个输入端及二个输出端。所述第二延迟单元122的二个所述输出端分别对应电连接至所述电平移位单元110的二个所述输入端与二个所述第一开关SW1之间。所述第二延迟单元122的二个所述输入端分别对应电连接至二个所述第一开关SW1的另一端。所述第二延迟单元122的二个所述输出端与所述电平移位单元110的二个所述输入端之间分别电连接一个所述第五开关SW5。所述第二延迟单元122用以延迟二个单位的延迟时间D_1。所述电平移位单元110的四个输出端分别电连接四个所述第六开关SW6。
参照图4及图5，具体的，二个所述第五开关SW5依据控制讯号CT5而导通。所述第一开关SW1、所述第二开关SW2与所述第五开关SW5先后导通以分时复用所述电平移位单元110的所述两个输入端。四个所述第六开关SW6依据控制讯号CT6而导通。所述第三开关SW3、所述第四开关SW4与所述第六开关SW6先后导通以分时复用所述电平移位单元110的所述四个输出端。
具体的，时钟控制单元200有二个输出端分别对应输出讯号CK1、CK2。所述第一延迟单元121截取时钟控制单元200的二个讯号进行延迟后于二个输出端分别对应输出讯号CK3、及CK4。所述第二延迟单元122截取时钟控制单元200的二个讯号进行延迟后于二个输出端对应输出讯号CK5、及CK6。电平移位电路100接收讯号CK1至CK6后进行电平提升并输出讯号CK1’至CK12’。
参照图4及图5，于本揭示其中的一实施例中，所述的时钟讯号电路1000，其中，所述第五开关SW5的控制信号CT5比所述第一开关SW1的控制信号CT1延迟二个单位的所述延迟时间D_1。所述第六开关SW6的控制信号CT6比所述第三开关SW3的控制信号CT3延迟二个单位的所述延迟时间D_1。
参照图2，于本揭示其中的一实施例中，所述的时钟讯号电路1000’，其中，所述电平移位单元110’具有四个输入端。所述第一延迟单元121’具有四个输入端及四个输出端。所述第二延迟单元122’具有四个输入端及四个输出端。
具体的，参照图2、图6及图7，时钟控制单元200’有四个输出端分别对应输出讯号CK1、CK2、CK3及CK4。所述第一延迟单元121’截取时钟控制单元200’的四个讯号进行延迟后于四个输出端分别对应输出讯号CK5、CK6、CK7及CK8。所述第二延迟单元122’截取时钟控制单元200’的四个讯号进行延迟后于四个输出端对应输出讯号CK9、CK10、CK11及CK12。电平移位电路100’接收讯号CK1至CK12后进行电平提升并输出讯号CK1’至CK12’。
具体的，本揭示的所有实施例的所述输入端与所述输出端的数目仅为示例，本揭示不限制所述输入端与所述输出端的数目。
由于本揭示的实施例的电平移位电路以及时钟讯号电路中，使用至少所述第一延迟单元、二个所述第一开关、以及二个所述第二开关以使电平移位电路的输入端口产生分时复用的效果。配合所述第三开关、以及所述第四开关以使电平移位电路的输出端口复用成更多个输出端口。具有降低成本并减小电路面积的效果。
尽管已经相对于一个或多个实现方式示出并描述了本揭示，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本揭示包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。此外，尽管本说明书的特定特征已经相对于若干实现方式中的仅一个被公开，但是这种特征可以与如可以对给定或特定应用而言是期望和有利的其他实现方式的一个或多个其他特征组合。而且，就术语“包括”、“具有”、“含有”或其变形被用在具体实施方式或权利要求中而言，这样的术语旨在以与术语“包含”相似的方式包括。
以上仅是本揭示的优选实施方式，应当指出，对于本领域普通技术人员，在不脱离本揭示原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本揭示的保护范围。

Claims (10)

1.一种电平移位电路，其特征在于，包括：
电平移位单元，用以将驱动信号升压；
第一延迟单元；
二个第一开关；
二个第二开关；
四个第三开关；以及
四个第四开关，其中，所述电平移位单元具有两个输入端及四个输出端，所述电平移位单元的所述两个输入端分别电连接一个所述第一开关，所述第一延迟单元具有二个输入端及二个输出端，所述第一延迟单元的二个所述输出端分别对应电连接至所述电平移位单元的二个所述输入端与二个所述第一开关之间，所述第一延迟单元的二个所述输入端分别对应电连接至二个所述第一开关的另一端，所述第一延迟单元的二个所述输出端与所述电平移位单元的二个所述输入端之间分别电连接一个所述第二开关，所述第一延迟单元用以延迟一个单位的延迟时间，所述电平移位单元的四个输出端分别电连接四个所述第三开关以及四个所述第四开关，所述第三开关以及所述第四开关均为晶体管开关，所述四个第四开关均连接至同一控制信号，所述四个第三开关均连接至另一控制信号，所述控制信号及所述另一控制信号均为脉冲长度大于一个单位的所述延迟时间的脉冲信号，且所述第四开关的所述控制信号比所述第三开关的所述控制信号延迟一个单位的所述延迟时间，所述第一开关与所述第二开关先后导通以分时复用所述电平移位单元的所述两个输入端，所述第三开关与所述第四开关先后导通以分时复用所述电平移位单元的所述四个输出端。
2.如权利要求1所述的电平移位电路，其特征在于，所述第二开关的控制信号比所述第一开关的控制信号延迟一个单位的所述延迟时间。
3.如权利要求1所述的电平移位电路，其特征在于，所述电平移位电路还包括第二延迟单元，二个第五开关以及四个第六开关，其中，所述第二延迟单元具有二个输入端及二个输出端，所述第二延迟单元的二个所述输出端分别对应电连接至所述电平移位单元的二个所述输入端与二个所述第一开关之间，所述第二延迟单元的二个所述输入端分别对应电连接至二个所述第一开关的另一端，所述第二延迟单元的二个所述输出端与所述电平移位单元的二个所述输入端之间分别电连接一个所述第五开关，所述第二延迟单元用以延迟二个单位的延迟时间，所述电平移位单元的四个输出端分别电连接四个所述第六开关。
4.如权利要求3所述的电平移位电路，其特征在于，所述第五开关的控制信号比所述第一开关的控制信号延迟二个单位的所述延迟时间，所述第六开关的控制信号比所述第三开关的控制信号延迟二个单位的所述延迟时间。
5.如权利要求3所述的电平移位电路，其特征在于，所述电平移位单元具有四个输入端，所述第一延迟单元具有四个输入端及四个输出端，所述第二延迟单元具有四个输入端及四个输出端。
6.一种时钟讯号电路，其特征在于，包括：
时钟控制单元；以及
电平移位电路，其中，所述时钟控制单元具有两个输出端，所述电平移位电路包括:
电平移位单元，用以将驱动信号升压；
第一延迟单元；
二个第一开关；
二个第二开关；
四个第三开关；以及
四个第四开关，其中，所述电平移位单元具有两个输入端及四个输出端，所述电平移位单元的所述两个输入端分别电连接一个所述第一开关，所述电平移位单元的两个所述输入端分别对应电连接至所述时钟控制单元的两个所述输出端，所述两个第一开关分别对应电连接至所述时钟控制单元的两个所述输出端与所述电平移位单元的两个所述输入端之间，所述第一延迟单元具有二个输入端及二个输出端，所述第一延迟单元的二个所述输出端分别对应电连接至所述电平移位单元的二个所述输入端与二个所述第一开关之间，所述第一延迟单元的二个所述输入端分别对应电连接至二个所述第一开关与所述时钟控制单元的两个所述输出端之间，所述第一延迟单元的二个所述输出端与所述电平移位单元的二个所述输入端之间分别电连接一个所述第二开关，所述第一延迟单元用以延迟一个单位的延迟时间，所述电平移位单元的四个输出端分别电连接四个所述第三开关以及四个所述第四开关，所述第三开关以及所述第四开关均为晶体管开关，所述四个第四开关均连接至同一控制信号，所述四个第三开关均连接至另一控制信号，所述控制信号及所述另一控制信号均为脉冲长度大于一个单位的所述延迟时间的脉冲信号，且所述第四开关的所述控制信号比所述第三开关的所述控制信号延迟一个单位的所述延迟时间，所述第一开关与所述第二开关先后导通以分时复用所述电平移位单元的所述两个输入端，所述第三开关与所述第四开关先后导通以分时复用所述电平移位单元的所述四个输出端。
7.如权利要求6所述的时钟讯号电路，其特征在于，所述第二开关的控制信号比所述第一开关的控制信号延迟一个单位的所述延迟时间。
8.如权利要求6所述的时钟讯号电路，其特征在于，所述电平移位电路还包括第二延迟单元，二个第五开关以及四个第六开关，其中，所述第二延迟单元具有二个输入端及二个输出端，所述第二延迟单元的二个所述输出端分别对应电连接至所述电平移位单元的二个所述输入端与二个所述第一开关之间，所述第二延迟单元的二个所述输入端分别对应电连接至二个所述第一开关的另一端，所述第二延迟单元的二个所述输出端与所述电平移位单元的二个所述输入端之间分别电连接一个所述第五开关，所述第二延迟单元用以延迟二个单位的延迟时间，所述电平移位单元的四个输出端分别电连接四个所述第六开关。
9.如权利要求8所述的时钟讯号电路，其特征在于，所述第五开关的控制信号比所述第一开关的控制信号延迟二个单位的所述延迟时间，所述第六开关的控制信号比所述第三开关的控制信号延迟二个单位的所述延迟时间。
10.如权利要求8所述的时钟讯号电路，其特征在于，所述电平移位单元具有四个输入端，所述第一延迟单元具有四个输入端及四个输出端，所述第二延迟单元具有四个输入端及四个输出端。
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