CN110224786A - 数据传输方法、装置、***及显示装置 - Google Patents

Abstract

本申请是关于一种数据传输方法、装置、***及显示装置，属于信号处理领域。该方法包括：对时钟校准数据进行编码，得到时钟校准数据对应的互补的两组编码数据；当所述发送端与接收端的正负极引脚对应相连时，将所述两组编码数据中指定的一组编码数据发送至所述接收端；当所述发送端与所述接收端的正负极引脚连接相反时，将所述两组编码数据中除所述一组编码数据之外的另一组编码数据发送至所述接收端，所述接收端用于根据接收到的编码数据进行时钟校准。通过本申请提供的方法，发送端与接收端之间正负极引脚连接相反时，接收端也可以正确接收并解码数据，有效提高了数据传输的可靠性和灵活性。

Description

数据传输方法、装置、***及显示装置

技术领域

本申请涉及信号处理领域，特别涉及一种数据传输方法、装置、***及显示装置。

背景技术

液晶显示面板驱动部分通常包含时序控制器(Timing Controller，TCON)、源极驱动器(Source Driver，SD)和栅极驱动器(Gate Driver)，其中，时序控制器的主要功能是对每一帧图像数据进行处理，生成每一帧图像数据对应的数据信号，并发送至源极驱动器，源极驱动器可以将数据信号转换成数据电压，并写入液晶显示面板上对应的像素。

相关技术中，时序控制器与源极驱动器之间一般采用差分信号线传输信号。该时序控制器在上电后，可以先通过该差分信号线向源极驱动器发送编码后的时钟校准数据，以将时序控制器与源极驱动器的时钟对准，以便源极驱动器后续接收到该时序控制器发送的编码后的数据信号后，可以准确解析出该数据信号。其中，该差分信号线一般包括一对走线，该一对走线可以用于传输等值且反相的信号。源极驱动器可以通过比较该一对走线的电压的差值来判断接收到的信号的逻辑状态，最后即可根据判断的结果对接收到的信号进行解码。

但是，在采用差分信号线传输信号时，需要保证源极驱动器和时序控制器的正极引脚对应相连，且负极引脚对应相连；若两者的正负极引脚连接错误，源极驱动器将无法正确接收时钟校准数据，进而无法正确接收并解析数据信号。

发明内容

本申请提供了一种数据传输方法、装置、***及显示装置。所述技术方案如下：

第一方面，提供一种数据传输方法，应用于发送端，该方法包括：

对时钟校准数据进行编码，得到时钟校准数据对应的互补的两组编码数据；

当所述发送端与接收端的正负极引脚对应相连时，将所述两组编码数据中指定的一组编码数据发送至所述接收端；

当所述发送端与所述接收端的正负极引脚连接相反时，将所述两组编码数据中除所述一组编码数据之外的另一组编码数据发送至所述接收端，所述接收端用于根据接收到的编码数据进行时钟校准。

可选的，所述对时钟校准数据进行编码，得到时钟校准数据对应的互补的两组编码数据，包括：

按照与所述接收端约定的编码规则对所述时钟校准数据进行编码，得到所述一组编码数据；

对所述一组编码数据进行取反，得到所述另一组编码数据。

可选的，在将时钟校准数据对应的一组编码数据发送至所述接收端之后，所述方法还包括：

对偏离校正数据进行编码后发送至所述接收端，所述接收端用于根据所述偏离校正数据进行数据位的对准。

可选的，任一组编码数据以及编码后的偏离校正数据均为10比特数据，且所述10比特数据为二进制数据。

可选的，编码后的偏离校正数据的第一位数据与其前一位数据的数值不同。

可选的，所述方法还包括：

对指令数据进行编码后发送至所述接收端；

对显示数据进行编码后发送至所述接收端。

可选的，编码后的指令数据以及编码后的显示数据均为10比特数据，且所述10比特数据为二进制数据；

编码后的指令数据以及编码后的显示数据中，每个10比特数据的第一位数据与其前一位数据的数值不同。

可选的，所述显示数据包括至少一个待编码字节，每个待编码字节为8比特数据，所述对显示数据进行编码后发送至所述接收端，包括：

将每个所述待编码字节对应的8比特数据编码为9比特数据；

检测所述9比特数据的第一位数据，以及与所述第一位数据相邻的前一位数据；

当所述第一位数据与所述前一位数据的数值相同时，将所述9比特数据取反后，在所述9比特数据后添加用于指示所述9比特数据经过取反操作的第十位数据，得到10比特数据；

当所述第一位数据与所述前一位数据的数值不同时，在所述9比特数据后添加用于指示所述9比特数据未经过取反操作的第十位数据，得到10比特数据；

将得到的10比特数据发送至所述接收端。

第二方面，提供了一种数据传输装置，应用于发送端，所述装置包括：

编码模块，用于对时钟校准数据进行编码，得到时钟校准数据对应的互补的两组编码数据；

第一发送模块，用于当所述发送端与接收端的正负极引脚对应相连时，将所述两组编码数据中指定的一组编码数据发送至所述接收端；

第二发送模块，用于当所述发送端与所述接收端的正负极引脚连接相反时，将所述两组编码数据中除所述一组编码数据之外的另一组编码数据发送至所述接收端，所述接收端用于根据接收到的编码数据进行时钟校准。

可选的，所述编码模块，用于：

按照与所述接收端约定的编码规则对所述时钟校准数据进行编码，得到所述一组编码数据；

对所述一组编码数据进行取反，得到所述另一组编码数据。

可选的，所述装置还包括：

第一处理模块，用于在将时钟校准数据对应的一组编码数据发送至所述接收端之后，对偏离校正数据进行编码后发送至所述接收端，所述接收端用于根据所述偏离校正数据进行数据位的对准。

可选的，任一组编码数据以及编码后的偏离校正数据均为10比特数据，且所述10比特数据为二进制数据。

可选的，编码后的偏离校正数据的第一位数据与其前一位数据的数值不同。

可选的，所述装置还包括：

第二处理模块，用于在所述对偏离校正数据进行编码后发送至所述接收端之后，对指令数据进行编码后发送至所述接收端；

第三处理模块，用于对显示数据进行编码后发送至所述接收端。

可选的，编码后的指令数据以及编码后的显示数据均为10比特数据，且所述10比特数据为二进制数据；

编码后的指令数据以及编码后的显示数据中，每个10比特数据的第一位数据与其前一位数据的数值不同。

可选的，所述显示数据包括至少一个待编码字节，每个所述待编码字节为8比特数据，所述第三处理模块，用于：

将每个所述待编码字节对应的8比特数据编码为9比特数据；

检测所述9比特数据的第一位数据，以及与所述第一位数据相邻的前一位数据；

当所述第一位数据与所述前一位数据的数值相同时，将所述9比特数据取反后，在所述9比特数据后添加用于指示所述9比特数据经过取反操作的第十位数据，得到10比特数据；

当所述第一位数据与所述前一位数据的数值不同时，在所述9比特数据后添加用于指示所述9比特数据未经过取反操作的第十位数据，得到10比特数据；

将得到的10比特数据发送至所述接收端。

第三方面，提供了一种数据传输装置，所述装置包括：存储器，处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如第一方面所述的数据传输方法。

第四方面，提供了一种数据传输***，所述***包括：发送端和接收端，所述发送端包括如第二方面或第三方面所述的数据传输装置。

第五方面，提供了一种显示装置，所述显示装置包括：时序控制器以及与所述时序控制器连接的源极驱动芯片；

所述时序控制器包括第二方面或第三方面所述的数据传输装置。

第六方面，提供了一种计算机可读存储介质，所述计算机可读存储介质中存储有指令，当所述计算机可读存储介质在计算机上运行时，使得计算机执行第一方面所述的数据传输方法。

本申请的实施例提供的技术方案可以包括以下有益效果：

本发明实施例提供的数据传输方法、装置、***及显示装置，发送端在对时钟校准数据进行编码时，可以生成互补的两组编码数据，当发送端与接收端的正负极引脚对应相连时，发送端可以发送指定的一组编码数据，接收端基于该指定的一组编码数据可以正常解码；当发送端与接收端的正负极引脚连接相反时，发送端则可以发送另一组编码数据，由于该另一组编码数据与指定的一组编码数据互补，因此在正负极引脚连接相反时，接收端实际接收到的编码数据与该指定的一组编码数据相同，因此也可以正确解码。由此可以避免发送端与接收端之间因引脚连接错误而导致接收端无法正确解码的问题，有效提高了数据传输的可靠性和灵活性。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本申请。

附图说明

为了更清楚地说明本申请的实施例，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1A是本发明实施例提供的一种数据传输方法的应用场景示意图；

图1B是本发明实施例提供的一种时序控制器向源极驱动芯片发送的数据的结构示意图；

图2是本发明实施例提供的一种数据传输方法的流程示意图；

图3是本发明实施例提供的另一种数据传输方法的流程示意图；

图4是本发明实施例提供的一种对时钟校准数据进行编码后得到的两组编码数据的示意图；

图5是本发明实施例提供的另一种时序控制器向源极驱动芯片发送的数据的结构示意图；

图6是本发明实施例提供的一种对偏离校正数据进行编码后得到的编码数据的示意图；

图7是本发明实施例提供的又一种时序控制器向源极驱动芯片发送的数据的结构示意图；

图8是本发明实施例提供的一种对指令数据进行编码后得到的编码数据的示意图；

图9是本发明实施例提供的一种对显示数据进行编码后得到的编码数据的示意图；

图10是本发明实施例提供的一种对显示数据进行编码后发送至接收端的方法流程图；

图11A是本发明实施例提供的一种8b/9b的编码方式示意图；

图11B是本发明实施例提供的一种9b/10b的编码方式示意图；

图11C是本发明实施例提供的另一种9b/10b的编码方式示意图；

图12是本发明实施例提供的再一种时序控制器向源极驱动芯片发送的数据的结构示意图；

图13是本发明实施例提供的一种数据传输装置的结构示意图；

图14是本发明实施例提供的另一种数据传输装置的结构示意图。

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

具体实施方式

为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述，显然，所描述的实施例仅仅是本申请一部份实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

图1A是本发明实施例提供的一种数据传输方法的应用场景示意图，如图1A所示，该数据传输方法可以应用于显示装置中，该显示装置可以包括时序控制器01和源极驱动器，该源极驱动器可以包括多个源极驱动芯片02，该时序控制器01与每个源极驱动芯片02可以通过差分信号线H连接，该差分信号线H可以用于传输高速差分信号。

在本发明实施例中，该时序控制器01与源极驱动芯片02之间传输数据时，可以基于点对点(Point-to-Point，P2P)传输协议，对待传输的数据进行编码后发送至接收端。图1B是本发明实施例提供的一种时序控制器向源极驱动芯片发送的数据的结构示意图。参考图1B，时序控制器在上电(即时序控制器的电源电压VCC在t0时刻由低电平跳变至高电平)后，可以先向源极驱动芯片发送编码后的时钟校准数据，以实现两者的时钟同步。之后，时序控制器可以向源极驱动芯片发送编码后的偏离校正数据，以实现两者的数据位同步。其中，该偏离校正数据也可以称为链路稳定序列(Link Stable Pattern，LSP)数据。进一步的，时序控制器即可向源极驱动芯片发送编码后的显示(Display)数据以及相关的指令数据，源极驱动芯片可以将接收到的显示数据转换成数据电压，并写入液晶显示面板上对应的像素。

此外，该时序控制器上电过程中所发送的数据不在本申请的考虑范围内，即如图1B所示，时序控制器在该上电阶段发送的数据可以为无关数据。由于显示装置在显示图像时，栅极驱动电路会对显示面板中的像素进行逐行扫描，其中相邻两行像素之间的扫描间隔称为水平消隐(Horizontal Blanking，HB)阶段，时序控制器在该水平消隐阶段可以向源极驱动芯片发送消隐数据，该消隐数据可以为无效(IDLE)数据，例如该消隐数据可以均为0。

由于时序控制器01与源极驱动芯片02之间通过差分信号线传输数据，因此在相关技术中，应当保证时序控制器01的正极引脚DP与源极驱动芯片02的正极引脚对应相连，时序控制器01的负极引脚DN与源极驱动芯片02的负极引脚对应相连。若两者的正负极引脚连接相反，则源极驱动芯片02接收到的时钟校准数据是反相的，无法实现时钟校准(ClockTraining，CT)，进而无法正确接收和解析显示数据。

在显示装置制造过程中，时序控制器01的引脚定义图(Pin Map)通常是固定的，因此在设计时序控制器01和源极驱动芯片02之间连接的印制电路板(Printed CircuitBoard，PCB)时，需要考虑该时序控制器01与源极驱动芯片02之间的相对位置，以及该时序控制器01的放置方向，以保证两者的正负极引脚能够对应相连。当时序控制器01与源极驱动芯片02的引脚顺序相反或错位，导致两者的正负极引脚无法对应相连时，则该PCB需要重新设计，增加了显示装置的制造成本。

针对上述问题，本发明实施例提供了一种数据传输方法，发送端可以基于其与接收端之间的正负极引脚的连接关系，向接收端发送对应的编码数据，以保证在发送端与接收端之间的正负极引脚连接相反时，接收端也能正确接收并解析数据。

需要说明的是，除了图1A所示的显示装置，本发明实施例所提供的数据传输方法还可以应用于其他采用差分信号线传输信号，且需要与接收端进行时钟校准的发送端中。

图2是本发明实施例提供的一种数据传输方法的流程示意图，该方法可以应用于发送端，例如可以应用于图1A所示的时序控制器01中，参考图2，该方法可以包括：

步骤101、对时钟校准数据进行编码，得到时钟校准数据对应的互补的两组编码数据。

在本发明实施例中，互补的两组编码数据的长度相等(即包括的数据位的个数相等)，且该两组编码数据中，对任意一组编码数据进行取反后，即可得到另一组编码数据。

例如，假设每一组编码数据均包括多位二进制数据，由于二进制数据包括0和1，其中1取反为0，0取反为1，因此两组编码数据互补也可以是指该两组编码数据中对应数据位的数值不同。

步骤102、当该发送端与接收端的正负极引脚对应相连时，将该两组编码数据中指定的一组编码数据发送至该接收端。

该指定的一组编码数据可以为发送端按照与接收端预先约定的编码规则编码得到的一组编码数据。接收端接收到编码数据后，可以直接基于与该约定的编码规则对应的解码规则对编码数据进行解码，得到该时钟校准数据，进而根据该时钟校准数据进行时钟校准。

步骤103、当该发送端与该接收端的正负极引脚连接相反时，将该两组编码数据中除该一组编码数据之外的另一组编码数据发送至该接收端。

由于该另一组编码数据与该指定的一组编码数据互补，因此当发送端与该接收端的正负极引脚连接相反时，该接收端实际接收到的编码数据与该指定的一组编码数据相同，因此该接收端依旧可以正确解码得到时钟校准数据，并进行时钟校准。

综上所述，本发明实施例提供了一种数据传输方法，该方法在对时钟校准数据进行编码时，可以生成互补的两组编码数据，当发送端与接收端的正负极引脚对应相连时，发送端可以发送指定的一组编码数据，接收端基于该指定的一组编码数据可以正常解码；当发送端与接收端的正负极引脚连接相反时，发送端则可以发送另一组编码数据，由于该另一组编码数据与指定的一组编码数据互补，因此在正负极引脚连接相反时，接收端实际接收到的编码数据与该指定的一组编码数据相同，因此也可以正确解码。由此可以避免发送端与接收端之间因引脚连接错误而导致接收端无法正确解码的问题，有效提高了数据传输的可靠性和灵活性。

图3是本发明实施例提供的另一种数据传输方法的流程示意图，该方法可以应用于发送端，例如可以应用于图1A所示的时序控制器01中，参考图3，该方法可以包括：

步骤201、按照与接收端约定的编码规则对时钟校准数据进行编码，得到指定的一组编码数据。

在本发明实施例中，发送端与接收端可以预先约定时钟校准数据的编码规则以及对应的解码规则，并且该编码规则和解码规则可以是基于发送端与接收端之间的正负极引脚对应相连的前提下设定的。

可选的，发送端按照该约定的编码规则对时钟校准数据进行编码后得到的指定的一组编码数据可以为10比特数据，该10比特数据中的每一位数据均为二进制数据。示例的，如图4所示，时序控制器对时钟校准CT数据进行编码后得到的该指定的一组编码数据CT+可以为0000011111，图4中的“10'b”用于指示该一组编码数据为10比特的二进制数据。

步骤202、对该指定的一组编码数据进行取反，得到另一组编码数据。

进一步的，发送端可以对该指定的一组编码数据中的每一位数据进行取反，从而得到与该指定的一组编码互补的另一组编码数据。

示例的，如图4所示，时序控制器对该指定的一组编码数据CT+中的每一位数据进行取反后，即可得到另一组编码数据，该另一组编码数据CT-可以为1111100000。

在本发明实施例中，发送端与接收端的正负极引脚对应相连时，发送端所发送的该指定的一组编码数据也可以称为正码；相应的，发送端与接收端的正负极引脚连接相反时，发送端所发送的另一组编码数据可以称为负码。

此外，在本发明实施例中，发送端与接收端之间预先约定的编码规则和解码规则也可以是基于发送端与接收端之间的正负极引脚连接相反的前提下设定的；相应的，在上述步骤201和步骤202中，发送端基于该约定的编码规则对时钟校准数据进行编码后，可以得到该另一组编码数据；之后可以对该另一组编码数据进行编码，进而得到该指定的一组编码数据。

步骤203、检测发送端与接收端之间的正负极引脚是否对应相连。

当该发送端与接收端的正负极引脚对应相连时，执行步骤204；当该发送端与该接收端的正负极引脚连接相反时，执行步骤205。

作为一种可选的实现方式，可以由开发人员人工检查发送端与接收端的正负极引脚是否对应相连，当开发人员确定两者的正负极引脚对应相连时，可以向该发送端输入第一配置指令，发送端可以基于该第一配置指令执行步骤204；当开发人员确定两者的正负极引脚连接相反时，可以向该发送端输入第二配置指令，发送端可以基于该第二配置指令执行步骤205。

作为另一种可选的实现方式，发送端也可以自动检测其正负极引脚是否与接收端的正负极引脚对应相连，并可以基于检测结果执行步骤204或者步骤205。例如，该发送端可以先向接收端发送该指定的一组编码数据，当接收端反馈的锁定状态为失锁状态时，发送端可以确定两者的正负极引脚连接相反；当接收端反馈的锁定状态为锁定状态时，发送端可以确定两者的正负极引脚连接对应相连。

步骤204、将两组编码数据中指定的一组编码数据发送至该接收端。执行步骤206。

当该发送端与接收端的正负极引脚对应相连时，发送端可以将该指定的一组编码数据发送至接收端。接收端接收到编码数据后，可以直接基于与该约定的编码规则对应的解码规则对编码数据进行解码，得到该时钟校准数据，进而根据该时钟校准数据进行时钟校准。

示例的，如图5所示，假设时序控制器01与源极驱动芯片02的正负极引脚对应相连，即两者的正极引脚DP对应相连，负极引脚DN对应相连，则该时序控制器01可以向源极驱动芯片02发送该指定的一组编码数据CT+。并且，为了保证两者的时钟精确对准，参考图5，该时序控制器01可以向源极驱动芯片02连续发送多个该指定的一组编码数据CT+。

步骤205、将该两组编码数据中的另一组编码数据发送至该接收端。执行步骤206。

当该发送端与该接收端的正负极引脚连接相反时，发送端则可以将该两组编码数据中，除该指定的一组编码数据之外的另一组编码数据发送至该接收端。由于该另一组编码数据与该指定的一组编码数据互补，因此当发送端与该接收端的正负极引脚连接相反时，该接收端实际接收到的编码数据与该指定的一组编码数据相同，因此该接收端依旧可以正确解码得到时钟校准数据，并进行时钟校准。

示例的，如图5所示，若时序控制器01与源极驱动芯片02的正负极引脚连接相反，即时序控制器01的负极引脚DN与源极驱动芯片02的正极引脚相连，时序控制器01的正极引脚DP与源极驱动芯片02的负极引脚相连，则该时序控制器01可以向源极驱动芯片02发送另一组编码数据CT-。

步骤206、对偏离校正数据进行编码后发送至该接收端。

在本发明实施例中，发送端与接收端之间实现时钟对准之后，为了进一步保证发送端与接收端之间的数据位对准，该发送端还可以对偏离校正数据(也称为LSP数据)进行编码后发送至该接收端。接收端可以根据该偏离校正数据进行数据位的对准，以保证对后续接收到显示数据和指令数据进行解码时的准确性。其中，该编码后的偏离校正数据也可以为10比特数据，且该10比特数据为二进制数据。示例的，该编码后的偏离校正数据可以为1011000100。

此外，为了保证发送端与接收端之间的数据位精确对准，该发送端可以向接收端依次发送多个编码后的偏离校正数据。例如，如图5所示，时序控制器01可以向源极驱动芯片依次发送LSP1+、LSP2-和LSP3+等多个编码后的偏离校正数据。

进一步的，在对该偏离校正数据进行编码时，还可以使得每个编码后的偏离校正数据的第一位数据与其前一位数据的数值不同，即每两个相邻的编码后的数据之间存在跳边沿，由此不仅可以实现发送端与接收端传输数据时的直流平衡(DC balance)，还可以便于接收端明确区分每两个相邻的编码后的数据，实现准确解码。

需要说明的是，在本发明实施例中，编码后的数据的比特位是按照从低位到高位的顺序排列的，例如，编码后的数据0000011111的排列顺序为从右到左，也即是其第一位数据为1，末位数据为0。

还需要说明的是，为了保证接收端正确区分不同类型的数据，发送端在发送完成编码后的时钟校准数据后，还可以向接收端发送用于指示传输截止的指令数据K2。同样的，发送端需要对该指令数据K2进行编码后发送，并且该发送端可以基于发送至接收端的一组编码数据，对该指令数据K2进行编码，以保证编码后的指令数据K2的第一位数据与其前一位数据(即发送至接收端的一组编码数据的末位数据)不同。

示例的，如图5所示，假设时序控制器01与源极驱动芯片02的正负极引脚对应相连，发送端发送至接收端的一组编码数据为该指定的一组编码数据CT+，则发送端基于该编码数据CT+对指令数据K2进行编码后得到的编码数据可以为负码K2-，该负码K2-的第一位数据与编码数据CT+的末位数据的数值不同；若时序控制器01与源极驱动芯片02的正负极引脚连接相反，发送端发送至接收端的一组编码数据为另一组编码数据CT-，则发送端基于该编码数据CT-对指令数据K2进行编码后得到的编码数据可以为正码K2+，该正码K2+的第一位数据与另一组编码数据CT-的末位数据的数值不同。并且，该负码K2-与该正码K2+互补。

进一步的，发送端即可根据该编码后的指令数据，对首个偏离校正数据进行编码，以使得该编码后的首个偏离校正数据的第一位数据与其前一位数据(即该编码后的指令数据的末位数据)的数值不同。

示例的，如图5所示，若时序控制器01与源极驱动芯片02的正负极引脚对应相连，该编码后的指令数据为K2-，则发送端基于该负码K2-对首个偏离校正数据LSP1进行编码后得到的编码数据可以为正码LSP1+，参考图6，该正码LSP1+可以为1011000100；若时序控制器01与源极驱动芯片02的正负极引脚连接相反，该编码后的指令数据为正码K2+，则发送端基于该正码K2+对首个偏离校正数据LSP1进行编码后得到的编码数据可以为负码LSP1-，参考图6，该负码LSP1-可以为0100111011。从图6可以看出，该正码LSP1+与负码LSP1-互补。

之后，该发送端可以基于该编码后的首个偏离校正数据，依次对后续的多个偏离校正数据进行编码，使得每个编码后的偏离校正数据的第一位数据与其前一位数据的数值不同，由此可以实现正负码的交替输出。

示例的，如图5所示，若时序控制器01与源极驱动芯片02的正负极引脚对应相连，且编码后的首个偏离校正数据为正码LSP1+，则发送端对后续的多个偏离校正数据进行编码后得到的编码数据可以依次为LSP2-、LSP3+和LSP4-等；若时序控制器01与源极驱动芯片02的正负极引脚连接相反，编码后的首个偏离校正数据为负码LSP1-，则发送端对后续的多个偏离校正数据进行编码后得到的编码数据可以依次为LSP2+、LSP3-和LSP4+等。

步骤207、对指令数据进行编码后发送至该接收端。

通过上述步骤204至步骤206实现发送端与接收端之间的时钟对准以及数据位对准之后，发送端即可向接收端发送编码后的显示数据。为了保证接收端准确区分显示数据，该发送端可以在发送编码后的显示数据前后，分别发送相应的编码后的指令数据。可选的，该编码后的指令数据也可以为10比特的二进制数据。

如图7所示，发送端在发送显示数据之前，可以对用于指示数据传输开始的指令数据K1进行编码后发送至接收端。并且，该编码后的指令数据K1的第一位数据与其前一位数据(即编码后的最后一个偏离校正数据的末位数据)的数值可以不同。

示例的，结合图5和图7，若时序控制器01与源极驱动芯片02的正负极引脚对应相连，发送端发送至接收端的编码后的最后一个偏离校正数据为负码LSP4-，则该发送端对指令数据K1进行编码后得到的编码数据可以为正码K1+，参考图8，该正码K1+可以为0111111010；若时序控制器01与源极驱动芯片02的正负极引脚连接相反，发送端发送至接收端的编码后的最后一个偏离校正数据为正码LSP4+，则该发送端对指令数据K1进行编码后得到的编码数据可以为负码K1-，参考图8，该负码K1-可以为1000000101。并且该负码K1-与正码K1+互补。

步骤208、对显示数据进行编码后发送至该接收端。

进一步的，发送端即可根据预设的编码规则对显示数据进行编码后发送至接收端。该编码后的显示数据可以为10比特的二进制数据。在本发明实施例中，显示数据可以包括至少一个待编码字节，发送端可以将每个待编码字节均编码为10比特数据后依次发送至接收端。参考图7可以看出，发送端可以向接收端依次发送显示数据对应的多个10比特数据，其中每个10比特数据的第一位数据与其前一位数据的数值可以不同。

示例的，如图7所示，若时序控制器01与源极驱动芯片02的正负极引脚对应相连，发送端发送的编码后的指令数据为正码K1+，则发送端基于该正码K1+对显示数据中首个待编码字节D0进行编码后得到的编码数据可以为负码D0-，参考图9，该负码D0-可以为1110011101；若时序控制器01与源极驱动芯片02的正负极引脚连接相反，发送端发送的编码后的指令数据为负码K1-，则发送端基于该负码K1-对显示数据中首个待编码字节D0进行编码后得到的编码数据可以为正码D0+，参考图9，该正码D0+可以为0001100010。从图9可以看出，该正码D0+与负码D0-互补。

之后，该发送端可以基于该编码后的首个待编码字节，依次对后续的多个待编码字节进行编码，使得每个编码后的待编码字节的第一位数据与其前一位数据的数值不同，由此可以实现正负码的交替输出。

示例的，若时序控制器01与源极驱动芯片02的正负极引脚对应相连，编码后的首个待编码字节为负码D0-，则如图7所示，发送端对后续的多个待编码字节进行编码后得到的编码数据可以依次为D1+、D2-和D3+等；若时序控制器01与源极驱动芯片02的正负极引脚连接相反，编码后的首个待编码字节为正码D0+，则如图7所示，发送端对后续的多个待编码字节进行编码后得到的编码数据可以依次为D1-、D2+和D3-等。

可选的，在本发明实施例中，可以采用8b/10b(即将8比特(bit)数据编码成10比特数据)数据传输方法对显示数据中的每个待编码字节进行编码，参考图10，上述步骤208可以包括：

步骤2081、将显示数据的每个待编码字节编码为9比特数据。

在本发明实施例中，显示数据可以包括至少一个待编码字节，每个待编码字节为8比特数据。发送端可以按照如下方式将每个待编码字节对应的8比特数据编码为9比特数据：

enc[0]＝d[3]；

enc[1]＝(～d[2]&d[1])|(d[2]&d[1]&～d[3])|(～d[2]&～d[0])；

enc[2]＝(d[2]&～d[1])|(d[2]&d[1]&～d[3])|(～d[2]&d[0])；

enc[3]＝d[5]；

enc[4]＝d[6]；

enc[5]＝(～d[2]&～d[1]&～d[4])|(d[2]&～d[0])|(d[1]&～d[0])；

enc[6]＝(～d[2]&～d[1]&～d[4])|(d[2]&d[0])|(d[1]&d[0])；

enc[7]＝d[4]；

enc[8]＝d[7]；

其中，enc[i]为9比特数据中的第i+1位，8≥i≥0，且i为整数；d[j]为8比特数据中的第j+1位，7≥j≥0，且j为整数；～表示执行取反操作、&表示执行与操作，|表示执行或操作。取反操作表示：对二进制位取反，例如，1取反为0，0取反为1；与操作表示：两个二进制位相与，其规则为前后都为1的时候为真，其他都为假，其中真为1，假为0，则1&1＝1，1&0＝0，0&1＝0，0&0＝0；或操作表示：两个二进制位相或，其规则为前后只要有一个为1的时候就为真，其中真为1，假为0，则1|1＝1，1|0＝1，0|1＝1，0|0＝0。

示例的，如图11A所示，假设待编码的8比特数据为：10000010，其第一位数据到第八位数据依次为0、1、0、0、0、0、0、1，则根据上述编码方式可以编码得到9比特数据：101000010，其中，在该9比特数据中：

第一位数据enc[0]＝d[3]＝0；

第二位数据enc[1]＝(～d[2]&d[1])|(d[2]&d[1]&～d[3])|(～d[2]&～d[0])＝(～0&1)|(0&1&～0)|(～0&～0)＝(1&1)|(0&1&1)|(1&1)＝1|0|1＝1；

第三位数据enc[2]＝(d[2]&～d[1])|(d[2]&d[1]&～d[3])|(～d[2]&d[0])＝(0&～1)|(0&1&～0)|(～0&0)＝(0&0)|(0&1&1)|(1&0)＝0|0|0＝0；

第四位数据enc[3]＝d[5]＝0；

第五位数据enc[4]＝d[6]＝0；

第六位数据enc[5]＝(～d[2]&～d[1]&～d[4])|(d[2]&～d[0])|(d[1]&～d[0])＝(～0&～1&～0)|(0&～0)|(1&～0)＝(1&0&1)|(0&1)|(1&1)＝0|0|1＝1；

第七位数据enc[6]＝(～d[2]&～d[1]&～d[4])|(d[2]&d[0])|(d[1]&d[0])＝(～0&～1&～0)|(0&0)|(1&0)＝(1&0&1)|(0&0)|(1&0)＝0|0|0＝0；

第八位数据enc[7]＝d[4]＝0；

第九位数据enc[8]＝d[7]＝1。

通过上述编码方式可以保证9比特数据的任意连续5位中至少有一位与其他位不相同，也即是该9比特数据中不会出现连续的5个0，或者连续的5个1。

步骤2082、检测该9比特数据的第一位数据，以及与该第一位数据相邻的前一位数据。

由于发送端发送的数据是按序编码的，在该待编码字节之前至少存在一个已完成编码的字节，或者已完成编码的指令数据。例如该待编码字节之前可以存在一个已完成8b/10b编码的字节，一个已完成8b/10b编码的字节实际上是将原有的8比特位数据转换成10比特位数据，因此，一个已完成编码的字节对应10比特数据。针对待编码的9比特数据，可以检测该9比特数据的第一位数据，以及与该第一位数据相邻的前一位数据(也即是前一个10比特数据的末位数据)，以便比较两者是否相同，以进行第十位数据的添加，该第十位数据用于指示该9比特数据是否经过取反操作。若两者相同可以执行步骤2083；若两者不同，可以执行步骤2084。

步骤2083、当该第一位数据与该前一位数据的数值相同时，将该9比特数据取反后，在该9比特数据后添加用于指示该9比特数据经过取反操作的第十位数据，得到10比特数据。

在本发明实施例中，采用第十位数据来指示该9比特数据是否经过取反操作，可以保证接收端能够对接收到的数据进行有效解码。

示例的，假设第十位数据为1时指示9比特数据经过取反操作，第十位数据为0时指示9比特数据未经过取反操作，则当该9比特数据的第一位数据与其前一位数据均为0，或者该9比特数据的第一位数据与其前一位数据均为1时，可以将9比特数据取反后，在该9比特数据后添加用于指示9比特数据经过取反操作的第十位数据，该第十位数据为1，从而得到10比特数据。

示例的，如图11B所示，假设待编码的9比特数据为101000010，位于该9比特数据之前且与该9比特数据相邻的10比特数据位0101000100，则由于该9比特数据的第一位数据为0，而其前10比特数据的末位数据为0(也即是该第一位数据的前一位数据为0)，两者相同，因此可以对该9比特数据取反得到010111101，然后再添加第十位数据1，则最后得到的10比特数据为1010111101。

步骤2084、当该第一位数据与该前一位数据的数值不同时，在该9比特数据后添加用于指示该9比特数据未经过取反操作的第十位数据，得到10比特数据。

示例的，假设第十位数据为1时指示9比特数据经过取反操作，第十位数据为0时指示9比特数据未经过取反操作，则当该9比特数据第一位数据和其前一位数据中的一个数据为0，另一个数据为1时，可以在该9比特数据后添加用于指示9比特数据未经过取反操作的第十位数据，该第十位数据为0，从而得到10比特数据。

示例的，如图11C所示，假设待编码的9比特数据为101000010，位于该9比特数据之前且与该9比特数据相邻的10比特数据为1100100100，则由于该9比特数据的第一位数据为0，而其前10比特数据的末位为1(也即是该第一位数据的前一位数据为1)，两者不同，则在该9比特数据后添加第十位数据0，则最后得到的10比特数据为0101000010。

上述步骤2083和2084可以保证每两个相邻的编码后的字节(也即是每两个相邻的10比特数据)之间存在跳变沿，这样便于接收端明确区分每两个相邻的编码后的字节，实现对显示数据的准确解码。

步骤2085、将得到的10比特数据发送至接收端。

最后，发送端即可将编码得到的10比特数据通过差分信号线发送至接收端，该接收端可以基于对应的解码规则对该10比特数据进行解码，从而恢复得到显示数据。

结合图5和图7可以看出，针对发送端与接收端之间正负极引脚的两种连接情况(即正负极引脚对应相连和正负极引脚连接相反)，对于每一种类型的待传输数据，发送端均可编码得到该待传输数据对应于每一种连接情况的两种编码数据，该两种编码数据互补，且每一种编码数据与发送端发送的其他任一编码数据均不相同，即每一种编码数据均为唯一的编码数据，以保证接收端能够正确解码。

图12是本发明实施例提供的一种时序控制器发送的数据的结构示意图，参考图12，时序控制器在上电后，可以依次向源极驱动芯片发送编码后的时钟校准数据CT以及编码后的偏离校正数据，以实现两者的时钟校准以及数据位对准；进一步的，时序控制器可以向源极驱动芯片发送用于指示一帧显示数据传输结束的指令数据K4，以及帧控制寄存器(Frame Control Register)设置数据CTRL_F。

之后即可进入显示阶段，在该显示阶段中，时序控制器可以依次向源极驱动芯片发送每一行像素对应的显示数据，即如图12所示的红绿蓝(RGB)数据。其中，在发送每一行像素对应的显示数据之前，时序控制器可以先发送用于指示数据传输开始的指令数据K1以及行控制寄存器(Line Control Register)设置数据CTRL_L；在发送完成每一行像素对应的显示数据之后，时序控制器可以发送用于指示数据传输截止的指令数据K2，或者发送用于指示一行像素对应的显示数据传输截止的指令数据K3。在最后一行像素对应的显示数据传输完成之后，时序控制器可以发送用于指示数据传输结束的指令数据K4，以及帧控制寄存器设置数据CTRL_F。

最后，显示装置可以进入垂直消隐(Vertical Blanking，VBlank)阶段，在该VBlank阶段，时序控制器可以依次向源极驱动芯片发送每一行像素对应的消隐数据，并且可以在发送每一行像素对应的消隐数据之前，先发送用于指示数据传输开始的指令数据K1以及行控制寄存器设置数据CTRL_L；在发送完成每一行像素对应的消隐数据之后，时序控制器可以发送用于指示数据传输截止的指令数据K2。其中，该消隐数据可以为IDLE数据，例如该消隐数据可以为全为0，或者该消隐数据也可以采用与显示数据相同的编码方法得到。

从图12还可以看出，在一行像素对应的显示数据传输完成之后，至下一行像素对应的显示数据开始传输之前，还包括水平消隐阶段，在该水平消隐阶段中，时序控制器可以向源极驱动芯片发送消隐数据，该消隐数据可以为无效数据，例如该消隐数据可以全为0。

需要说明的是，在上述针对图12的描述中，时序控制器所发送的数据均是指编码后的数据。此外，在图12所示的数据结构中，指令数据K1至K4也可以称为标识码。

此外，还需要说明的是，在本发明实施例中，源极驱动芯片内部在电路设计时可以预先保留两组相位相反的时钟校准数据，当上电之后侦测到时序控制器发送的时钟校准数据所对应的一组编码数据后，可以将接收到的一组编码数据与其内部存储的两组时钟校准数据分别进行比对，并选取其中一组完全一致的时钟校准数据进行后续的时钟校准动作。由此可以避免当源极驱动芯片内部仅存储一组时钟校准数据，而时序控制器发送的一组编码数据与该源极驱动芯片内部存储的一组时钟校准数据不一致时，源极驱动芯片无法将接收到的一组编码数据识别为时钟校准数据，进而无法进行时钟校准的问题。

综上所述，本发明实施例提供了一种数据传输方法，该方法在对时钟校准数据进行编码时，可以生成互补的两组编码数据，当发送端与接收端的正负极引脚对应相连时，发送端可以发送指定的一组编码数据，接收端基于该指定的一组编码数据可以正常解码；当发送端与接收端的正负极引脚连接相反时，发送端则可以发送另一组编码数据，由于该另一组编码数据与指定的一组编码数据互补，因此在正负极引脚连接相反时，接收端实际接收到的编码数据与该指定的一组编码数据相同，因此也可以正确解码。由此可以避免发送端与接收端之间因引脚连接错误而导致接收端无法正确解码的问题，有效提高了数据传输的可靠性和灵活性。当该数据传输方法应用于显示装置中时，由于时序控制器与源极驱动芯片之间正负极引脚可以对应相连，也可以相反连接，因此可以有效提高时序控制器、源极驱动芯片以及PCB设计时的灵活性，避免因时序控制器与源极驱动芯片之间正负极引脚连接错误而导致增加显示装置的制造成本。

需要说明的是，本发明实施例提供的数据传输方法的步骤的先后顺序可以进行适当调整，步骤也可以根据情况进行相应增减。例如，步骤203可以根据情况进行删除，即发送端可以直接基于接收到的配置指令确定其与接收端之间的正负引脚的连接关系；或者，步骤207也可以在步骤206之前或者步骤208之后执行。任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化的方法，都应涵盖在本发明的保护范围之内，因此不再赘述。

本发明实施例提供了一种数据传输装置，该数据传输装置可以应用于发送端，参考图13，该装置可以包括：

编码模块301，用于对时钟校准数据进行编码，得到时钟校准数据对应的互补的两组编码数据。

第一发送模块302，用于当该发送端与接收端的正负极引脚对应相连时，将该两组编码数据中指定的一组编码数据发送至该接收端。

第二发送模块303，用于当该发送端与该接收端的正负极引脚连接相反时，将该两组编码数据中除该一组编码数据之外的另一组编码数据发送至该接收端，该接收端用于根据接收到的编码数据进行时钟校准。

可选的，该编码模块301可以用于：

按照与该接收端约定的编码规则对该时钟校准数据进行编码，得到该一组编码数据；

对该一组编码数据进行取反，得到该另一组编码数据。

图14是本发明实施例提供的另一种数据传输装置的结构示意图，如图14所示，该装置还可以包括：

第一处理模块304，用于在将时钟校准数据对应的一组编码数据发送至该接收端之后，对偏离校正数据进行编码后发送至该接收端，该接收端用于根据该偏离校正数据进行数据位的对准。

可选的，任一组编码数据以及编码后的偏离校正数据均为10比特数据，且该10比特数据为二进制数据。

可选的，编码后的偏离校正数据的第一位数据与其前一位数据的数值不同。

可选的，如图14所示，该装置还可以包括：

第二处理模块305，用于在该对偏离校正数据进行编码后发送至该接收端之后，对指令数据进行编码后发送至该接收端。

第三处理模块306，用于对显示数据进行编码后发送至该接收端。

可选的，编码后的指令数据以及编码后的显示数据均为10比特数据，且该10比特数据为二进制数据；

编码后的指令数据以及编码后的显示数据中，每个10比特数据的第一位数据与其前一位数据的数值不同。

可选的，该显示数据包括至少一个待编码字节，每个待编码字节为8比特数据，该第三处理模块306可以用于：

将每个待编码字节对应的8比特数据编码为9比特数据；检测该9比特数据的第一位数据，以及与该第一位数据相邻的前一位数据；

当该第一位数据与该前一位数据的数值相同时，将该9比特数据取反后，在该9比特数据后添加用于指示该9比特数据经过取反操作的第十位数据，得到10比特数据；

当该第一位数据与该前一位数据的数值不同时，在该9比特数据后添加用于指示该9比特数据未经过取反操作的第十位数据，得到10比特数据；

将得到的10比特数据发送至接收端。

综上所述，本发明实施例提供了一种数据传输装置，该装置在对时钟校准数据进行编码时，可以生成互补的两组编码数据，当发送端与接收端的正负极引脚对应相连时，可以发送指定的一组编码数据，接收端基于该指定的一组编码数据可以正常解码；当发送端与接收端的正负极引脚连接相反时，则可以发送另一组编码数据，由于该另一组编码数据与指定的一组编码数据互补，因此在正负极引脚连接相反时，接收端实际接收到的编码数据与该指定的一组编码数据相同，因此也可以正确解码。由此可以避免发送端与接收端之间因引脚连接错误而导致接收端无法正确解码的问题，有效提高了数据传输的可靠性和灵活性。

本发明实施例还提供了一种数据传输装置，该装置可以包括：存储器，处理器及存储在该存储器上并可在该处理器上运行的计算机程序，该处理器执行该计算机程序时可以实现上述方法实施例所提供的数据传输方法。

本发明实施例提供了一种数据传输***，该数据传输***可以包括发送端和接收端，该发送端可以包括如图13或图14所示的数据传输装置。

本发明实施例提供了一种显示装置，如图1A所示，该显示装置可以包括：时序控制器01以及与该时序控制器连接的源极驱动芯片02；该时序控制器可以包括如图13或图14所示的数据传输装置。

本发明实施例提供了一种计算机可读存储介质，该计算机可读存储介质中存储有指令，当该计算机可读存储介质在计算机上运行时，使得计算机执行如图2或图3所示的数据传输方法。

本发明实施例提供了一种芯片，该芯片可以包括可编程逻辑电路和/或程序指令，当该芯片运行时可以用于实现如上述方法实施例提供的数据传输方法。

关于上述实施例中的装置、芯片和***，其中各个模块执行操作的具体方式已经在有关该方法的实施例中进行了详细描述，此处将不做详细阐述说明。并且，本发明实施例中，“/”可以表示转化，例如，8b/9b表示将8比特数据转化为9比特数据，9b/10b表示将9比特数据转化为10比特数据。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由权利要求指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (20)

1.一种数据传输方法，其特征在于，应用于发送端，所述方法包括：

对时钟校准数据进行编码，得到时钟校准数据对应的互补的两组编码数据；

当所述发送端与接收端的正负极引脚对应相连时，将所述两组编码数据中指定的一组编码数据发送至所述接收端；

当所述发送端与所述接收端的正负极引脚连接相反时，将所述两组编码数据中除所述一组编码数据之外的另一组编码数据发送至所述接收端，所述接收端用于根据接收到的编码数据进行时钟校准。

2.根据权利要求1所述的方法，其特征在于，所述对时钟校准数据进行编码，得到时钟校准数据对应的互补的两组编码数据，包括：

按照与所述接收端约定的编码规则对所述时钟校准数据进行编码，得到所述一组编码数据；

对所述一组编码数据进行取反，得到所述另一组编码数据。

3.根据权利要求1或2所述的方法，其特征在于，在将时钟校准数据对应的一组编码数据发送至所述接收端之后，所述方法还包括：

对偏离校正数据进行编码后发送至所述接收端，所述接收端用于根据所述偏离校正数据进行数据位的对准。

4.根据权利要求3所述的方法，其特征在于，任一组编码数据以及编码后的偏离校正数据均为10比特数据，且所述10比特数据为二进制数据。

5.根据权利要求4所述的方法，其特征在于，

编码后的偏离校正数据的第一位数据与其前一位数据的数值不同。

6.根据权利要求3所述的方法，其特征在于，所述方法还包括：

对指令数据进行编码后发送至所述接收端；

对显示数据进行编码后发送至所述接收端。

7.根据权利要求6所述的方法，其特征在于，编码后的指令数据以及编码后的显示数据均为10比特数据，且所述10比特数据为二进制数据；

编码后的指令数据以及编码后的显示数据中，每个10比特数据的第一位数据与其前一位数据的数值不同。

8.根据权利要求6或7所述的方法，其特征在于，所述显示数据包括至少一个待编码字节，每个所述待编码字节为8比特数据，所述对显示数据进行编码后发送至所述接收端，包括：

将每个所述待编码字节对应的8比特数据编码为9比特数据；

检测所述9比特数据的第一位数据，以及与所述第一位数据相邻的前一位数据；

当所述第一位数据与所述前一位数据的数值相同时，将所述9比特数据取反后，在所述9比特数据后添加用于指示所述9比特数据经过取反操作的第十位数据，得到10比特数据；

当所述第一位数据与所述前一位数据的数值不同时，在所述9比特数据后添加用于指示所述9比特数据未经过取反操作的第十位数据，得到10比特数据；

将得到的10比特数据发送至所述接收端。

9.一种数据传输装置，其特征在于，应用于发送端，所述装置包括：

编码模块，用于对时钟校准数据进行编码，得到时钟校准数据对应的互补的两组编码数据；

第一发送模块，用于当所述发送端与接收端的正负极引脚对应相连时，将所述两组编码数据中指定的一组编码数据发送至所述接收端；

第二发送模块，用于当所述发送端与所述接收端的正负极引脚连接相反时，将所述两组编码数据中除所述一组编码数据之外的另一组编码数据发送至所述接收端，所述接收端用于根据接收到的编码数据进行时钟校准。

10.根据权利要求9所述的装置，其特征在于，所述编码模块，用于：

按照与所述接收端约定的编码规则对所述时钟校准数据进行编码，得到所述一组编码数据；

对所述一组编码数据进行取反，得到所述另一组编码数据。

11.根据权利要求9或10所述的装置，其特征在于，所述装置还包括：

第一处理模块，用于在将时钟校准数据对应的一组编码数据发送至所述接收端之后，对偏离校正数据进行编码后发送至所述接收端，所述接收端用于根据所述偏离校正数据进行数据位的对准。

12.根据权利要求11所述的装置，其特征在于，任一组编码数据以及编码后的偏离校正数据均为10比特数据，且所述10比特数据为二进制数据。

13.根据权利要求12所述的装置，其特征在于，

编码后的偏离校正数据的第一位数据与其前一位数据的数值不同。

14.根据权利要求11所述的装置，其特征在于，所述装置还包括：

第二处理模块，用于在所述对偏离校正数据进行编码后发送至所述接收端之后，对指令数据进行编码后发送至所述接收端；

第三处理模块，用于对显示数据进行编码后发送至所述接收端。

15.根据权利要求14所述的装置，其特征在于，编码后的指令数据以及编码后的显示数据均为10比特数据，且所述10比特数据为二进制数据；

编码后的指令数据以及编码后的显示数据中，每个10比特数据的第一位数据与其前一位数据的数值不同。

16.根据权利要求14或15所述的装置，其特征在于，所述显示数据包括至少一个待编码字节，每个所述待编码字节为8比特数据，所述第三处理模块，用于：

将每个所述待编码字节对应的8比特数据编码为9比特数据；

检测所述9比特数据的第一位数据，以及与所述第一位数据相邻的前一位数据；

当所述第一位数据与所述前一位数据的数值相同时，将所述9比特数据取反后，在所述9比特数据后添加用于指示所述9比特数据经过取反操作的第十位数据，得到10比特数据；

当所述第一位数据与所述前一位数据的数值不同时，在所述9比特数据后添加用于指示所述9比特数据未经过取反操作的第十位数据，得到10比特数据；

将得到的10比特数据发送至所述接收端。

17.一种数据传输装置，其特征在于，所述装置包括：存储器，处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如权利要求1至8任一所述的数据传输方法。

18.一种数据传输***，其特征在于，所述***包括：发送端和接收端，所述发送端包括如权利要求9至17任一所述的数据传输装置。

19.一种显示装置，其特征在于，所述显示装置包括：时序控制器以及与所述时序控制器连接的源极驱动芯片；

所述时序控制器包括权利要求9至17任一所述的数据传输装置。

20.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有指令，当所述计算机可读存储介质在计算机上运行时，使得计算机执行权利要求1至8任一所述的数据传输方法。