CN110211944B - 半导体器件及形成方法 - Google Patents

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Abstract

本发明提出了一种半导体器件，包括：半导体衬底层，所述半导体衬底层上的氧化硅层，在所述半导体衬底层和所述氧化硅层之间的锗材料层，在所述锗材料层上的粘合层，以及在所述粘合层上的通孔金属层。本发明能够避免锗材料层遭到H2O2的破坏，从而提高了半导体器件的性能和可靠性。

Description

半导体器件及形成方法
技术领域
本发明涉及半导体技术领域，具体而言涉及半导体中器件的金属互联技术。
背景技术
集成于CMOS的锗(Ge)工艺在硅基光电子、射频等领域具有广泛的应用潜力，例如应用在光电探测器以及高速调制器等。
集成于CMOS的锗(Ge)工艺需要在锗材料上方制造通孔(VIA or CT)，用于跟其他器件进行电连接。现有的VIA工艺流程为保证良好电接触，首先需要通过开孔将VIA or CT处对应的包覆层打开露出锗材料层。在此过程中，用于去除光阻层等杂质的清洗工艺通常带有H2O2。而锗材料虽然具有优异的特性，但容易跟H2O2产生化学反应，这样暴露出来的锗材料层会遭到H2O2的破坏，最终影响半导体器件的性能和可靠性。
因此，业内期望一种既能够保证导电性，又能够避免锗材料层被破坏，同时还能够跟现有CMOS工艺兼容的在锗材料层上制备通孔的方法。
发明内容
为了解决上述现有技术中存在的问题，本发明提出了一种半导体器件，其特征在于，包括：半导体衬底层，所述半导体衬底层上的氧化硅层，在所述半导体衬底层和所述氧化硅层之间的锗材料层，在所述锗材料层上的粘合层，以及在所述粘合层上的通孔金属层。
根据本发明的一个方面的半导体器件的粘合层的材料是TiN或氮化钽。
根据本发明的一个方面的半导体器件中所述通孔金属层的上表面与所述氧化硅层的上表面齐平。
根据本发明的一个方面的半导体器件还包括在所述半导体衬底层和所述氧化硅层之间的金属硅化物层。
根据本发明的一个方面的半导体器件，其特征在于，所述金属硅化物层上也有通孔金属层，所述金属硅化物层上的所述通孔金属层和所述金属硅化物层之间也有粘合层。
本发明提出了一种形成半导体器件的方法，其特征在于，包括：在半导体衬底层上生长一层氧化硅层；在需要生长锗材料层的位置对所述氧化硅层进行刻蚀，直至暴露出所述半导体衬底层，然后形成锗材料层；在所述氧化硅层和所述锗材料层上形成粘合层；在所述粘合层上生长氧化硅层；去除多余的氧化硅层以及多余的粘合层使表面平坦化；再生长氧化硅层；在所述锗材料层的上方需要开孔的位置蚀刻以形成通孔；在所述半导体器件的表面再形成一层通孔金属层；对所述半导体器件的表面进行平坦化。
根据本发明的一个方面的形成半导体器件的方法中氧化硅层的生长方法是原子层沉积、物理气相淀积、化学气相淀积、等离子体增强型化学气相淀积工艺中的一种。
根据本发明的一个方面的形成半导体器件的方法中对所述氧化硅层进行刻蚀采用等离子刻蚀工艺。
根据本发明的一个方面的形成半导体器件的方法中粘合层的材料采用氮化钛。
根据本发明的一个方面的形成半导体器件的方法中粘合层的材料采用金属钽。
根据本发明的一个方面的形成半导体器件的方法中在所述半导体器件的表面电镀一层粘合层的步骤中粘合层的厚度达到或者超过100A。
根据本发明的一个方面的形成半导体器件的方法中去除多余的氧化硅层以及多余的粘合层后，保留的粘合层在所述锗材料层上方。
根据本发明的一个方面的形成半导体器件的方法中去除多余的氧化硅层以及多余的粘合层后，保留的氧化硅层包括在在原来锗材料层上方的氧化硅层以及在所述锗材料层旁边，原来所述粘合层下方的氧化硅层。
根据本发明的一个方面的形成半导体器件的方法中在所述锗材料层的上方需要开孔的位置蚀刻以形成通孔的步骤中，蚀刻将所述通孔的位置的氧化硅全部蚀刻掉，并且蚀刻掉一部分的粘合层。
根据本发明的一个方面的形成半导体器件的方法中所述通孔金属层的材料是金属钨或金属铜。
根据本发明的一个方面的形成半导体器件的方法中对所述半导体器件的表面进行平坦化后，通孔以外的粘合层被去除。
根据本发明的一个方面的形成半导体器件的方法中还包括在半导体衬底层上生长形成金属硅化物层的步骤。
根据本发明的一个方面的形成半导体器件的方法中还包括在所述金属硅化物层的上方需要开孔的位置蚀刻以形成通孔。
本发明能够避免锗材料层遭到H2O2的破坏，从而提高了半导体器件的性能和可靠性。
附图说明
图1～图10示出了根据本发明的半导体器件的形成步骤。
具体实施方式
以下参考附图具体说明本发明的实施方式。本领域的技术人员可以由本说明书所揭露的实施方式了解本发明的功能及优点。需要说明的是，说明书附图中所绘示的结构、比例、大小等，均仅用以配合说明书的文字内容，供阅读者了解本发明，并非用以限定本发明可实施的条件。
任何结构、大小的细微调整以及比例关系的改变，在不影响本发明所能产生的功效及所能达成的目的的条件下，当亦视为本发明可实施的范畴，并且仍落在本发明所能涵盖的范围内。
如图1所示，首先在半导体衬底层101上生长一层氧化层102。半导体衬底101可以是单晶、多晶或非晶结构的硅或绝缘体上硅(SOI)，或者还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓等。
氧化层102的生长方法可以是任何常规的真空镀膜技术，比如原子层沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)工艺，其中一种优选的方式为原子层沉积(ALD)工艺。氧化层102所使用的材料可以是氧化硅(SiO2)或氮氧化硅(SiNO)等。这里以氧化硅作为氧化层102所使用的材料的一个示例。
虽然本发明针对的是在半导体衬底层上的锗材料层上制备通孔的方法，但是在实际使用中，往往同时还是需要在衬底层上也直接形成接触点，即在半导体衬底层上的部分区域也需要直接地形成常规通孔。因此，在这些区域，可以直接在半导体衬底层101上生长形成金属硅化物层(Silicide)103。如图1所示，金属硅化物层103可以形成在半导体衬底层101和氧化硅层102之间。
对氧化硅层102的一个要求是，其厚度需要大于后续生长的锗材料层的厚度。例如，如果拟生长的锗材料层的厚度是2500A，则氧化硅层102的厚度需要大于2500A，例如可以是3200A。
如图2所示，接下来在需要生长锗材料层的位置进行刻蚀，直至暴露出衬底层101。这里的刻蚀步骤可以采用等离子刻蚀工艺或者其他常见的刻蚀工艺。
然后，通过选择性生长工艺在之前刻蚀的位置生长单晶锗，形成锗材料层104。如果需要对锗材料层104实施离子注入，则在这里接下来实施离子注入。
接下来在器件的表面镀一层粘合层105。如图3所示，粘合层105将覆盖氧化硅层102的上表面、图2所示的刻蚀在氧化硅层102上形成的刻蚀孔的孔壁、以及锗材料层104的上表面。
这里，粘合层105的材料典型地采用例如氮化钛(TiN)。
在如图3所示的步骤中，根据本发明的一个方面，除了使用TiN作为粘合层305的材料，还可以使用例如氮化钽等材料。这样氮化钽粘合层305将覆盖氧化硅层102的上表面、刻蚀在氧化硅层102上形成的刻蚀孔的壁、以及锗材料层104的上表面。
在后续形成通孔的步骤中需要采用蚀刻工艺，在该步骤中相应位置的粘合层105需不能被完全蚀刻掉，为了保证这一点，粘合层105必须具有一定的厚度。作为一个示例，粘合层105的厚度需要达到或者超过100A。
如图4所示，接下来在器件的表面继续生长一层氧化硅层106。该步骤中形成的氧化硅层106的厚度需要至少大于生长锗材料层104处粘合层105的“台阶高度”。从图4可以看出，这里的“台阶高度”指的是因为锗材料层104和氧化硅层102的高度差而造成的粘合层105在锗材料层104处在高度上的起伏大小。换而言之，氧化硅层106需要将整个粘合层105覆盖在其下。氧化硅层106可以通过比如原子层沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)工艺等来形成。
如图5所示，接下来要去除多余的氧化硅层以及多余的粘合层105。图5中保留的粘合层都是在锗材料层104上方的，而保留的氧化硅层107包括在原来在锗材料层104上方的氧化硅层106以及在锗材料层104旁边、粘合层105下方的氧化硅层102。
如图6所示，接下来再在整个器件上方生长一层氧化硅。这样锗材料层104上氧化硅层107的总厚度大于其对应通孔的设计高度，同时金属硅化物层103上氧化硅层107的总厚度也大于其对应通孔的设计高度。
金属硅化物层103、锗材料层104、以及粘合层105包含在衬底层101以及氧化硅107层中。
如图7所示，接下来在锗材料层104的上方需要开孔的位置蚀刻以形成通孔110，蚀刻步骤将通孔位置的氧化硅蚀刻掉，并且蚀刻掉一部分的粘合层105，但因为粘合层105的厚度被设计成足以抵抗该蚀刻效果，因此粘合层105不会被全部蚀刻掉。另外，因为有粘合层105的保护，粘合层105下方的锗材料层104也不会受到损伤。
除此以外，在需要形成常规通孔的位置，例如在图7中的金属硅化物层103上方的位置，也通过蚀刻形成通孔111。
上述蚀刻形成通孔的步骤可以具体包括例如下步骤：
首先，在氧化硅层表面旋涂(spin on)底部抗反射层(BARC)和光刻胶层，利用曝光、显影等光刻工艺将光刻胶图案化，然后以图案化的光刻胶为掩膜，采用干法刻蚀，例如反应离子刻蚀(RIE)工艺，刻蚀形成通孔110和111。在本实施例中，向反应室内通入的刻蚀剂气体为包括SF6、CHF3、CF4、氯气Cl2、氧气O2、氮气N2、氦气He以及其它惰性气体例如氢气Ar、氖气Ne的混合气体，流量100-400sccm，衬底温度控制在20℃和90℃之间，腔体压力为4-20mTorr，等离子源射频输出功率1500W-2000W。
如图8所示，接下来在器件的表面再形成一层粘合层。这样整个粘合层108将覆盖氧化硅层107、原来的粘合层105(原来的粘合层仅存在于锗材料层104上)还有金属硅化物层103所有暴露在外边的表面。
如果在图3所示的步骤中，粘合层105的材料采用了例如TiN，则这里再次形成的粘合层也可以使用TiN作为材料。
根据本发明的一个方面，图3所示的步骤中除了使用TiN作为粘合层105的材料，也可以使用例如氮化钽等材料。如果使用的是氮化钽作为最初的粘合层材料的话，根据本发明的一个方面，这里在器件的表面再形成一层氮化钽粘合层。这样，最终的氮化钽粘合层108将覆盖氧化硅层107、原来粘合层还有金属硅化物层103所有暴露在外边的表面。
如图9所示，接下来在器件的上表面，即粘合层108的上表面再形成一层通孔金属层109。通孔金属层的材料可以是例如金属钨。金属钨的形成可以是，例如，先形成种子层，然后利用PVD(物理气相淀积)工艺或电镀工艺在种子层上电镀金属钨并对金属钨进行退火处理。通孔金属层的材料也可以是例如金属铜。
如图10所示，接下来对器件表面进行平坦化工艺，例如进行化学机械研磨，去除器件在设计高度以上的部分，形成最终的包含通孔109的半导体器件。
根据本发明的一个方面，提供了一种如图10所示的半导体器件，包括半导体衬底层101，半导体衬底层101上的氧化硅层102，在半导体衬底层101和氧化硅层102之间的锗材料层104，在锗材料层104上的粘合层108，以及在粘合层108上的通孔金属层109。通孔金属层109的上表面与氧化硅层102的上表面齐平。
根据本发明的一个方面的半导体器件还包括在半导体衬底层101和氧化硅层102之间的金属硅层103，在金属硅层103上的粘合层108，以及在粘合层108上的通孔金属层109。通孔金属层109的上表面与氧化硅层102的上表面齐平。
虽然上文对本发明进行了充分的披露，但本发明并非限定于此。任何本领域的技术人员，在不脱离本发明的精神和实质的范围内，均可作各种变动与修改，而本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件，其特征在于，包括：
半导体衬底层，
所述半导体衬底层上的氧化硅层，
在所述半导体衬底层和所述氧化硅层之间的锗材料层，
在所述锗材料层上的粘合层，
以及在所述粘合层上的通孔金属层；
其中，所述粘合层的材料是氮化钛或氮化钽。
2.如权利要求1所述的半导体器件，其特征在于，所述通孔金属层的上表面与所述氧化硅层的上表面齐平。
3.如权利要求1所述的半导体器件，其特征在于，还包括在所述半导体衬底层和所述氧化硅层之间的金属硅化物层。
4.如权利要求3所述的半导体器件，其特征在于，所述金属硅化物层上也有通孔金属层，所述金属硅化物层上的所述通孔金属层和所述金属硅化物层之间也有粘合层。
5.一种形成半导体器件的方法，其特征在于，包括：
在半导体衬底层上生长一层氧化硅层；
在需要生长锗材料层的位置对所述氧化硅层进行刻蚀，直至暴露出所述半导体衬底层，然后形成锗材料层；
在所述氧化硅层和所述锗材料层上形成粘合层；
在所述粘合层上生长氧化硅层；
去除多余的氧化硅层以及多余的粘合层使表面平坦化；
再生长氧化硅层；
在所述锗材料层的上方需要开孔的位置蚀刻以形成通孔；
在所述半导体器件的表面再形成一层通孔金属层；
对所述半导体器件的表面进行平坦化。
6.如权利要求5的形成半导体器件的方法，其特征在于，氧化硅层的生长方法是原子层沉积、物理气相淀积、化学气相淀积、等离子体增强型化学气相淀积工艺中的一种。
7.如权利要求5的形成半导体器件的方法，其特征在于，对所述氧化硅层进行刻蚀采用等离子刻蚀工艺。
8.如权利要求5的形成半导体器件的方法，其特征在于，粘合层的材料采用氮化钛。
9.如权利要求5的形成半导体器件的方法，其特征在于，粘合层的材料采用氮化钽。
10.如权利要求5的形成半导体器件的方法，其特征在于，在所述半导体器件的表面电镀一层粘合层的步骤中粘合层的厚度达到或者超过100A。
11.如权利要求5的形成半导体器件的方法，其特征在于，去除多余的氧化硅层以及多余的粘合层后，保留的粘合层在所述锗材料层上方。
12.如权利要求5的形成半导体器件的方法，其特征在于，去除多余的氧化硅层以及多余的粘合层后，保留的氧化硅层包括在在原来锗材料层上方的氧化硅层以及在所述锗材料层旁边，原来所述粘合层下方的氧化硅层。
13.如权利要求5的形成半导体器件的方法，其特征在于，在所述锗材料层的上方需要开孔的位置蚀刻以形成通孔的步骤中，蚀刻将所述通孔的位置的氧化硅全部蚀刻掉，并且蚀刻掉一部分的粘合层。
14.如权利要求5的形成半导体器件的方法，其特征在于，所述通孔金属层的材料是金属钨或者金属铜。
15.如权利要求5的形成半导体器件的方法，其特征在于，对所述半导体器件的表面进行平坦化后，通孔以外的粘合层被去除。
16.如权利要求5的形成半导体器件的方法，其特征在于，还包括在半导体衬底层上生长形成金属硅化物层的步骤。
17.如权利要求16的形成半导体器件的方法，其特征在于，还包括在所述金属硅化物层的上方需要开孔的位置蚀刻以形成通孔。
18.如权利要求5的形成半导体器件的方法，其特征在于，在所述半导体器件的表面再形成一层通孔金属层的步骤包括首先形成一层新的粘合层，然后在所述新的粘合层上形成所述通孔金属层。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112995448A (zh) * 2019-12-16 2021-06-18 中芯集成电路（宁波）有限公司 成像模组及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030037179A (ko) * 2001-11-02 2003-05-12 아남반도체 주식회사 반도체 소자 제조 방법
CN106486506A (zh) * 2015-08-27 2017-03-08 台湾积体电路制造股份有限公司 深沟槽隔离结构及其形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6046108A (en) * 1999-06-25 2000-04-04 Taiwan Semiconductor Manufacturing Company Method for selective growth of Cu3 Ge or Cu5 Si for passivation of damascene copper structures and device manufactured thereby
CN100561712C (zh) * 2006-12-04 2009-11-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN100517644C (zh) * 2006-12-22 2009-07-22 中芯国际集成电路制造(上海)有限公司 半导体器件金属连接孔的制造方法和半导体器件
CN104900582A (zh) * 2014-03-06 2015-09-09 中芯国际集成电路制造(上海)有限公司 一种半导体结构及其制作方法
US10643893B2 (en) * 2016-06-29 2020-05-05 International Business Machines Corporation Surface area and Schottky barrier height engineering for contact trench epitaxy

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030037179A (ko) * 2001-11-02 2003-05-12 아남반도체 주식회사 반도체 소자 제조 방법
CN106486506A (zh) * 2015-08-27 2017-03-08 台湾积体电路制造股份有限公司 深沟槽隔离结构及其形成方法

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