CN110119640B

CN110119640B - 双轨预充电逻辑单元及其预充电方法

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Publication number: CN110119640B
Application number: CN201910427488.9A
Authority: CN
Inventors: 张海峰; 甘杰; 谭浪; 原义栋; 胡晓波; 赵毅强; 金锐; 于艳艳; 蔡里昂
Original assignee: State Grid Corp of China SGCC; State Grid Information and Telecommunication Co Ltd; Electric Power Research Institute of State Grid Liaoning Electric Power Co Ltd; Beijing Smartchip Microelectronics Technology Co Ltd
Current assignee: State Grid Corp of China SGCC; State Grid Information and Telecommunication Co Ltd; Electric Power Research Institute of State Grid Liaoning Electric Power Co Ltd; Beijing Smartchip Microelectronics Technology Co Ltd
Priority date: 2019-05-22
Filing date: 2019-05-22
Publication date: 2020-12-11
Anticipated expiration: 2039-05-22
Also published as: CN110119640A

Abstract

本发明公开了一种双轨预充电逻辑单元及其预充电方法，该双轨预充电逻辑单元对现有的双轨预充电逻辑单元中的单轨LBDL逻辑与门以及单轨LBDL逻辑非门分别进行了改进，改进后的该双轨预充电逻辑单元共包括N1～N12，P1～P12，I1～I2共28个晶体管，相比于现有的双轨预充电逻辑单元本发明采用了更少的晶体管、占用更少的版图面积，同时保证了逻辑单元的抗DPA攻击能力。

Description

双轨预充电逻辑单元及其预充电方法

技术领域

本发明是关于安全芯片的抗功耗攻击领域，特别是关于一种双轨预充电逻辑单元及其预充电方法。

背景技术

当今社会信息交换已经成为日常生活中不可或缺的一部分，人们在享受IT技术发展带来的各种便利的同时，信息的安全性也受到了越来越多的关注。利用以专用集成电路(ASIC)为代表的密码芯片来实现密码算法的方式具有成本低廉、封闭性好、破解难度高、加密速度快等软件实现方式无法比拟的优势，已经成为密码算法的重要载体。尽管密码设备的嵌入性使得攻击者无法直接获取密码芯片中的密钥信息，然而随着集成电路分析技术的高速发展，攻击者对于硬件加密电路也发展出了独特的攻击方式。

侧信道攻击(Side-Channel Attack，SCA)旨在通过检测密码设备在运行时泄露的物理信息(功耗信息，电磁信息)来获取加密设备中处理的信息。SCA可以是非侵入性的，通常只需要很少的设备，因此它们易于实施。差分功耗分析(Differential Power Analysis，DPA)，是侧信道攻击中一种最为简单高效的攻击方法，极大的威胁了密码芯片的安全性。

为了应对DPA攻击，功耗防御措施应运而生。抵抗DPA攻击的基本思想是消除密码芯片工作时电流与内部数据之间的相关性。常规侧信道防护方法包括盲化泄露防护、消除泄露防护、弱化泄露防护等；在电路级防护通常通过设计新型逻辑单元来实现，其主要设计思想为双轨预充电逻辑，利用双轨预充电逻辑实现的单元主要包括敏感放大器逻辑(SenseAmplifier Based Logic，SABL)，行波动态差分逻辑(Wave Dynamic Differential Logic，WDDL)和基于查找表的差分逻辑(LUT Based Differential Logic，LBDL)等。

其中，WDDL逻辑采用使用标准单元中的与门和或门构建双轨预充电逻辑单元。这样虽然简化了设计流程。但该技术方案存在明显缺点：由于与门与或门本身的结构不对称，因此分别使用与门与或门作为双轨输出的两端会使得单元在运算不同数据时功耗仍有一定的差异性。

LBDL采用了与WDDL逻辑相似的工作原理，有着与WDDL相同的优点：其一是采用双轨预充电逻辑，可以实现逐级充电，避免了过高的峰值电流；其二是采用半定制的实现方法，适用于现有的设计流程。除此之外，LBDL相较于WDDL具有更好的NED(功耗标准差)指标，具有更高的抗DPA攻击能力。

虽然LBDL具有防护性能上的优势，具有更好的功耗均衡效果，但也因此牺牲了一定的面积。对于一个双轨逻辑AND-NAND门，使用WDDL实现需要12个晶体管，而对于严格平衡内部节点的双轨LBDL逻辑，所需要的晶体管数目共40个，单元面积增大了三倍，图1为现有技术的一种单轨LBDL逻辑与门电路结构，图2为现有技术的一种单轨LBDL逻辑与非门电路结构，图1和图2组成的双轨逻辑AND-NAND门中共包括了N1～N12的12个NMOS晶体管以及P1～P24的24个PMOS晶体管以及I1～I2的2个反相器(每个反

相器具有2个晶体管)，其中的输入信号为A，

B，

输出信号为Y、

公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

发明内容

本发明的目的在于提供一种双轨预充电逻辑单元及其预充电方法，其与现有的基于LBDL的双轨预充电逻辑单元相比，其能够使用更少的晶体管，占用更少的版图面积。

为实现上述目的，本发明提供了一种双轨预充电逻辑单元，其包括：单轨LBDL逻辑与门和单轨LBDL逻辑与非门。

所述单轨LBDL逻辑与门包括：第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管以及第一反相器。第一NMOS晶体管的源极接电源端；第二NMOS晶体管的源极接电源端；第三NMOS晶体管的源极接电源端，第四NMOS晶体管的源极接地端；所述第五NMOS晶体管的源极、所述第一NOMS晶体管的漏极、所述第二NMOS晶体管的漏极、所述第一PMOS晶体管的漏极公共连接；所述第六NMOS晶体管的源极、所述第三NMOS晶体管的漏极、所述第四NMOS晶体管的漏极以及所述第二PMOS晶体管的漏极公共连接；第四PMOS晶体管的漏极与所述第三PMOS晶体管的源极相连，所述第四PMOS晶体管的源极接电源端；第六PMOS晶体管的漏极与所述第五PMOS晶体管的源极相连，所述第六PMOS晶体管的源极接电源端；所述第一反相器的输入端、所述第一PMOS晶体管的源极、所述第二PMOS晶体管的源极、所述第三PMOS晶体管的漏极、所述第五PMOS晶体管的漏极、所述第五NMOS晶体管的漏极以及所述第六NMOS晶体管的漏极公共连接。

所述单轨LBDL逻辑与非门包括：第七NMOS晶体管、第八NMOS晶体管、第九NMOS晶体管、第十NMOS晶体管、第十一NMOS晶体管、第十二NMOS晶体管、第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第十一PMOS晶体管、第十二PMOS晶体管以及第二反相器。第七NMOS晶体管的源极接地端；第八NMOS晶体管的源极接地端；第九NMOS晶体管的源极接地端，第十NMOS晶体管的源极接电源端；所述第十一NMOS晶体管的源极、所述第七NOMS晶体管的漏极、所述第八NMOS晶体管的漏极、所述第七PMOS晶体管的漏极公共连接；所述第十二NMOS晶体管的源极、所述第九NMOS晶体管的漏极、所述第十NMOS晶体管的漏极以及所述第八PMOS晶体管的漏极公共连接；第十PMOS晶体管的漏极与所述第九PMOS晶体管的源极相连，所述第十PMOS晶体管的源极接电源端；第十二PMOS晶体管的漏极与所述第十一PMOS晶体管的源极相连，所述第十二PMOS晶体管的源极接电源端；所述第二反相器的输入端、所述第七PMOS晶体管的源极、所述第八PMOS晶体管的源极、所述第九PMOS晶体管的漏极、所述第十一PMOS晶体管的漏极、所述第十一NMOS晶体管的漏极以及所述第十二NMOS晶体管的漏极公共连接。

其中，所述第一PMOS晶体管的栅极、所述第六NMOS晶体管的栅极、所述第七PMOS晶体管栅极以及所述第十二NMOS晶体管的栅极均接第一输入信号；所述第五NMOS晶体管的栅极、所述第二PMOS晶体管的栅极、所述第十一MMOS晶体管的栅极以及所述第八PMOS晶体管的栅极均接第二输入信号；所述第二NMOS晶体管的栅极、所述第四NMOS晶体管的栅极、所述第三PMOS晶体管的栅极、所述第六PMOS晶体管的栅极、所述第八NMOS晶体管的栅极、所述第十NMOS晶体管的栅极、所述第九PMOS晶体管的栅极以及所述第十二PMOS的栅极均接第三输入信号；所述第一NMOS晶体管的栅极、所述第三NMOS晶体管的栅极、所述第四PMOS晶体管的栅极、所述第五PMOS晶体管的栅极、所述第七NMOS晶体管的栅极、所述第九NMOS晶体管的栅极、所述第十PMOS晶体管的栅极以及所述第十一PMOS晶体管的栅极均接第四输入信号；所述第一反相器输出第一输出信号，所述第二反相器输出第二输出信号。

在一优选的实施方式中，所述第一NMOS晶体管、所述第二NMOS晶体管、所述第三NMOS晶体管、所述第四NMOS晶体管、所述第五NMOS晶体管、所述第六NMOS晶体管、所述第七NMOS晶体管、所述第八NMOS晶体管、所述第九NMOS晶体管、所述第十NMOS晶体管、所述第十一NMOS晶体管以及所述第十二NMOS晶体管均采用相同的尺寸；所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管、所述第四PMOS晶体管、所述第五PMOS晶体管、所述第六PMOS晶体管、所述第七PMOS晶体管、所述第八PMOS晶体管、所述第九PMOS晶体管、所述第十PMOS晶体管、所述第十一PMOS晶体管以及所述第十二PMOS晶体管均采用相同的尺寸。

本发明还提供了上述的双轨预充电逻辑单元的预充电方法，该预充电方法包括：在所述双轨预充电逻辑单元的预充电阶段，所述第一输入信号、所述第二输入信号、所述第三输入信号、所述第四输入信号均设为0，使得所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管、所述第四PMOS晶体管、所述第五PMOS晶体管、所述第六PMOS晶体管、所述第七PMOS晶体管、所述第八PMOS晶体管、所述第九PMOS晶体管、所述第十PMOS晶体管、所述第十一PMOS晶体管以及所述第十二PMOS晶体管均导通，且所述第一NMOS晶体管、所述第二NMOS晶体管、所述第三NMOS晶体管、所述第四NMOS晶体管、所述第五NMOS晶体管、所述第六NMOS晶体管、所述第七NMOS晶体管、所述第八NMOS晶体管、所述第九NMOS晶体管、所述第十NMOS晶体管、所述第十一NMOS晶体管以及所述第十二NMOS晶体管均关闭，所述第一输出信号和所述第二输出信号均输出0。

在一优选的实施方式中，在所述双轨预充电逻辑单元的求值阶段，所述第一输入信号和所述第二输入信号互补，所述第三输入信号和所述第四输入信号互补，所述第三PMOS晶体管和所述第四PMOS晶体管其中之一被关断，所述第五PMOS晶体管和所述第六PMOS晶体管其中之一被关断，所述第九PMOS晶体管和所述第十PMOS晶体管其中之一被关断，所述第十一PMOS晶体管和所述第十二PMOS晶体管其中之一被关断。

与现有技术相比，根据本发明的双轨预充电逻辑单元对现有的双轨预充电逻辑单元中的单轨LBDL逻辑与门以及单轨LBDL逻辑非门分别进行了改进，使得本发明的双轨预充电逻辑单元采用了更少的晶体管、占用更少的版图面积，同时保证了逻辑单元的抗DPA攻击能力，并且本发明的优选实施方式中所有的NMOS晶体管的尺寸相同，所述的PMOS晶体管的尺寸相同，能够使得功耗上更加平衡，进一步提高抗DPA攻击能力。

附图说明

图1是根据现有技术的单轨LBDL逻辑与门；

图2是根据现有技术的单轨LBDL逻辑与非门；

图3是根据本发明一实施方式的单轨LBDL逻辑与门；

图4是根据本发明一实施方式的单轨LBDL逻辑与非门。

具体实施方式

下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。

除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。

为了克服现有的基于LBDL的双轨预充电逻辑单元的晶体管数量多，占用版图面积大的问题，本发明提供了一种双轨预充电逻辑单元及其预充电方法。

下面结合图3和图4介绍根据本发明一实施方式的双轨预充电逻辑单元的单元结构和工作原理。图1是根据现有技术的单轨LBDL逻辑与门。图3为本实施方式改进的单轨LBDL逻辑与门。图2是根据现有技术的单轨LBDL逻辑与非门。图4为本实施方式改进的单轨LBDL逻辑与非门。图1和图2构成了现有技术的双轨预充电逻辑单元，图3和图4构成了本实施方式的双轨预充电逻辑单元，两个双轨预充电逻辑单元的基本结构都包括NMOS晶体管所组成的LUT(Look UP Table查找表)结构，在LUT结构的基础上增加了由PMOS晶体管构成的预充电晶体管。单轨LBDL逻辑与门电路与单轨LBDL逻辑与非门电路具有高度的对称性，同时电路的内部节点通过合理配置保证对应的节点具有相同的寄生电容，保证了功耗的恒定性。

如图3所示，本实施方式的单轨LBDL逻辑与门由PMOS晶体管P1，PMOS晶体管P2，PMOS晶体管P3，PMOS晶体管P4，PMOS晶体管P5，PMOS晶体管P6和NMOS晶体管N1，NMOS晶体管N2，NMOS晶体管N3，NMOS晶体管N4，NMOS晶体管N5，NMOS晶体管N6以及反相器I1组成，A，

B，

是本单元的输入信号，Y是本单元的输出信号，Y为输入信号A和B相与的输出结果。

图3中NMOS晶体管N1源极接电源端(VDD)，栅极接输入信号

漏极与NMOS晶体管N2漏极，NMOS晶体管N5源极以及PMOS晶体管P1漏极公共连接；NMOS晶体管N2的源极接电源端，栅极接输入信号B；NMOS晶体管N3源极接电源端，栅极接输入信号

漏极与NMOS晶体管N4漏极，NMOS晶体管N6源极以及PMOS晶体管P2漏极公共连接；NMOS晶体管N4源极接地(GND)，栅极接输入信号B；NMOS晶体管N5栅极接输入信号

漏极与NMOS晶体管N6漏极，PMOS晶体管P1源极，PMOS晶体管P2源极，PMOS晶体管P3漏极，PMOS晶体管P5漏极以及反相器I1输入端公共连接；NMOS晶体管N6栅极接输入信号A；PMOS晶体管P1栅极接输入信号A；PMOS晶体管P2栅极接输入信号

PMOS晶体管P3栅极接输入信号B，源极与PMOS晶体管P4漏极相连；PMOS晶体管P4栅极接输入信号

源极接电源端；PMOS晶体管P5栅极接输入信号

源极与PMOS晶体管P6漏极相连；PMOS晶体管P6栅极接输入信号B，源极接电源端。

在单元的预充电阶段和求值阶段，输入信号有着不同的特征，在预充电阶段，A，

B，

全部都为0。在求值阶段，A与

互补输入(一个为0时，另一个为1)，B与

互补。也就是说只有在求值阶段A与

B与

才是相反的。在求值阶段，输入信号互补输入。此时根据不同的输入，控制不同的MOS管的通断，从而将不同的逻辑值传到输出端，从而达到求值的效果。例如当输入信号A，

B，

分别为0，1，1，0时，MOS管N2，N5，P1导通，将N2源极的电位传输到反相器的输入端，再由于反向器的作用使得输出为0；同时虽然NMOS管N4也导通，但由于PMOS管P2，N6都关断，所以N4源极的电位不能传输到输出端；P4和P5也导通，但由于P3和P6不导通，所以P4和P6源极的电位不能传输到输出端。因此在求值阶段仅存在一条到输出的通路，从而实现电路的求值。其它输入情况下的输出如下表：

如上表所示，本单元实现了A与B相与的输出结果。

如图4所示，本实施方式的单轨LBDL逻辑与非门由PMOS晶体管P7，PMOS晶体管P8，PMOS晶体管P9，PMOS晶体管P10，PMOS晶体管P11，PMOS晶体管P12和NMOS晶体管N7，NMOS晶体管N8，NMOS晶体管N9，NMOS晶体管N10，NMOS晶体管N11，NMOS晶体管N12以及反相器I2组成，A，

B，

是单元的输入信号，

是单元的输出信号，为输入信号A和B做与非运算的输出结果。

其中，NMOS晶体管N7源极接地，栅极接输入信号

漏极与NMOS晶体管N8漏极，NMOS晶体管N13源极以及PMOS晶体管P7漏极公共连接；NMOS晶体管N8的源极接地，栅极接输入信号B；NMOS晶体管N9源极接地，栅极接输入信号

漏极与NMOS晶体管N10漏极，NMOS晶体管N12源极以及PMOS晶体管P8漏极公共连接；NMOS晶体管N10源极接电源端，栅极接输入信号B；NMOS晶体管N11栅极接输入信号

漏极与NMOS晶体管N12漏极，PMOS晶体管P7源极，PMOS晶体管P8源极，PMOS晶体管P9漏极，PMOS晶体管P11漏极以及反相器I2输入端公共连接；NMOS晶体管N12栅极接输入信号A；PMOS晶体管P7栅极接输入信号A；PMOS晶体管P8栅极接输入信号

PMOS晶体管P9栅极接输入信号B，源极与PMOS晶体管P10漏极相连；PMOS晶体管P10栅极接输入信号

源极接电源端；PMOS晶体管P11栅极接输入信号

源极与PMOS晶体管P12漏极相连；PMOS晶体管P6栅极接输入信号B，源极接电源端。

上述图3所示的单轨LBDL逻辑与门和上述图4所示的单轨LBDL逻辑与非门构成了本实施方式的双轨预充电逻辑单元。该双轨预充电逻辑单元共包括N1～N12，P1～P12，I1～I2共28个晶体管，其中每个反相器具有2个晶体管，相比现有的双轨预充电逻辑单元，降低了晶体管数量，节约了该双轨预充电逻辑单元所占用的版图面积。

该双轨预充电逻辑单元的工作模式分为预充电和求值两个工作阶段。下面具体分析两个阶段下单元的工作情况。

在预充电阶段，所有差分输入信号A，

B，

均为0，因为PMOS的特性是栅极为低电位时MOS管导通，NMOS的特性是栅极为低电位时MOS管截止，因此PMOS管P1，P2，P3，P4，P5，P6，P7，P8，P9，P10，P11，P12全部导通，NMOS管N1，N2，N3，N4，N5，N6，N7，N8，N9，N10，N11，N12全部关断，使得所有内部节点n1，n2，n3，n4，n5，n*1，n*2，n*3，n*4，n*5全部被充电为“1”，同时由于反相器I1，I2的作用，两个输出信号Y，

均为“0”，作为预充电信号提供给下一级电路，从而达到了行波预充电的效果。

在求值阶段，输入信号A和

互补(即A为1时，

为0，A为0时，

为1)，输入信号B和

互补，PMOS管P3与PMOS管P4其中之一被关断，PMOS管P5与PMOS管P6其中之一被关断，因此节点n1与电源端切断；PMOS管P9与PMOS管P10其中之一被关断，PMOS管P11与PMOS管P12其中之一被关断，因此节点n*1与电源端切断。因此在求值阶段，预充电电路断开，内部节点不会发生充电过程，而会根据输入信号A，

B，

输出对应LUT结构存储的输出值。

在一优选的实施方式中，为了更好地均衡功耗，抵抗DPA攻击，上述双轨预充电逻辑单元中的所有的NMOS晶体管采用相同的尺寸，所有的PMOS晶体管也采用相同的尺寸，因此节点n1和节点n*1寄生电荷相等；节点n2和节点n*2寄生电荷相等；节点n3和节点n*3寄生电荷相等；节点n4，节点n*4，节点n5与节点n*5的寄生电荷相等。在预充电阶段所有内部节点被充电为“1”，而在求值阶段，内部节点根据输入信号值进行放电。分析节点的放电情况可以得到：无论输入信号如何变化，节点n1和节点n*1其中之一放电到“0”；节点n2和节点n*2其中之一放电到“0”；节点n3和节点n*3其中之一放电到“0”；节点n4，节点n*4，节点n5与节点n*5其中之一放电为“0”，因此在不同输入情况下，总有相等的电荷被泄放到地，而在预充电阶段，这些放电的节点又会被重新充电。无论是预充电阶段到求值阶段的切换过程，还是求值阶段到预充电阶段的切换过程，在不同输入的情况下都会有着相同的电荷充放电情况，从而达到了平衡功耗的效果。

在改进前的LBDL单元中，为了实现对内部节点的充电效果并保证平衡功耗的效果，使用了40个晶体管，既增加了版图面积也提高了单元功耗。为了解决这个问题，在改进后的LBDL单元中，使用PMOS晶体管P1与NMOS晶体管N5构成的传输门代替图1中的NMOS晶体管N5；使用PMOS晶体管P2与NMOS晶体管N6构成的传输门代替图1中的NMOS晶体管N6；使用PMOS晶体管P7与NMOS晶体管N11构成的传输门代替图2中的NMOS晶体管N11；使用PMOS晶体管P8与NMOS晶体管N12构成的传输门代替图2中的NMOS晶体管N12。做了以上改进后，在预充电阶段由于所有输入信号均为“0”，PMOS晶体管P1，P2，P7，P8均开启，因此可以通过这四个PMOS管对节点n2，n3，n*2，n*3充电，而不必使用额外的充电结构。而在求值阶段，传输门结构又会完整地传输LUT结构存储的输出值。

综上，本实施方式的双轨预充电逻辑单元对现有的LBDL逻辑单元进行了面积优化，改进后的该双轨预充电逻辑单元共包括N1～N12，P1～P12，I1～I2，共计28个晶体管，采用了更少的晶体管、占用更少的版图面积，同时保证逻辑单元有着相同的抗DPA攻击能力，从整体电路上来说，因为所需的双轨预充电逻辑单元数据量巨大，优点更为显现。

前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims

1.一种双轨预充电逻辑单元，其特征在于，包括：单轨LBDL逻辑与门和单轨LBDL逻辑与非门，

所述单轨LBDL逻辑与门包括：

第一NMOS晶体管，其源极接电源端；

第二NMOS晶体管，其源极接电源端；

第三NMOS晶体管，其源极接电源端；

第四NMOS晶体管，其源极接地端；

第一PMOS晶体管；

第五NMOS晶体管，所述第五NMOS晶体管的源极、所述第一NMOS晶体管的漏极、所述第二NMOS晶体管的漏极、所述第一PMOS晶体管的漏极公共连接；

第二PMOS晶体管；

第六NMOS晶体管，所述第六NMOS晶体管的源极、所述第三NMOS晶体管的漏极、所述第四NMOS晶体管的漏极以及所述第二PMOS晶体管的漏极公共连接；

第三PMOS晶体管；

第四PMOS晶体管，其漏极与所述第三PMOS晶体管的源极相连，所述第四PMOS晶体管的源极接电源端；

第五PMOS晶体管；

第六PMOS晶体管，其漏极与所述第五PMOS晶体管的源极相连，所述第六PMOS晶体管的源极接电源端；以及

第一反相器，所述第一反相器的输入端、所述第一PMOS晶体管的源极、所述第二PMOS晶体管的源极、所述第三PMOS晶体管的漏极、所述第五PMOS晶体管的漏极、所述第五NMOS晶体管的漏极以及所述第六NMOS晶体管的漏极公共连接，

所述单轨LBDL逻辑与非门包括：

第七NMOS晶体管，其源极接地端；

第八NMOS晶体管，其源极接地端；

第九NMOS晶体管，其源极接地端；

第十NMOS晶体管，其源极接电源端；

第七PMOS晶体管；

第十一NMOS晶体管，所述第十一NMOS晶体管的源极、所述第七NMOS晶体管的漏极、所述第八NMOS晶体管的漏极、所述第七PMOS晶体管的漏极公共连接；

第八PMOS晶体管；

第十二NMOS晶体管，所述第十二NMOS晶体管的源极、所述第九NMOS晶体管的漏极、所述第十NMOS晶体管的漏极以及所述第八PMOS晶体管的漏极公共连接；

第九PMOS晶体管；

第十PMOS晶体管，其漏极与所述第九PMOS晶体管的源极相连，所述第十PMOS晶体管的源极接电源端；

第十一PMOS晶体管；

第十二PMOS晶体管，其漏极与所述第十一PMOS晶体管的源极相连，所述第十二PMOS晶体管的源极接电源端；以及

第二反相器，所述第二反相器的输入端、所述第七PMOS晶体管的源极、所述第八PMOS晶体管的源极、所述第九PMOS晶体管的漏极、所述第十一PMOS晶体管的漏极、所述第十一NMOS晶体管的漏极以及所述第十二NMOS晶体管的漏极公共连接，

其中，所述第一PMOS晶体管的栅极、所述第六NMOS晶体管的栅极、所述第七PMOS晶体管栅极以及所述第十二NMOS晶体管的栅极均接第一输入信号；所述第五NMOS晶体管的栅极、所述第二PMOS晶体管的栅极、所述第十一NMOS晶体管的栅极以及所述第八PMOS晶体管的栅极均接第二输入信号；所述第二NMOS晶体管的栅极、所述第四NMOS晶体管的栅极、所述第三PMOS晶体管的栅极、所述第六PMOS晶体管的栅极、所述第八NMOS晶体管的栅极、所述第十NMOS晶体管的栅极、所述第九PMOS晶体管的栅极以及所述第十二PMOS的栅极均接第三输入信号；所述第一NMOS晶体管的栅极、所述第三NMOS晶体管的栅极、所述第四PMOS晶体管的栅极、所述第五PMOS晶体管的栅极、所述第七NMOS晶体管的栅极、所述第九NMOS晶体管的栅极、所述第十PMOS晶体管的栅极以及所述第十一PMOS晶体管的栅极均接第四输入信号；所述第一反相器输出第一输出信号，所述第二反相器输出第二输出信号。

2.如权利要求1所述的双轨预充电逻辑单元，其特征在于，所述第一NMOS晶体管、所述第二NMOS晶体管、所述第三NMOS晶体管、所述第四NMOS晶体管、所述第五NMOS晶体管、所述第六NMOS晶体管、所述第七NMOS晶体管、所述第八NMOS晶体管、所述第九NMOS晶体管、所述第十NMOS晶体管、所述第十一NMOS晶体管以及所述第十二NMOS晶体管均采用相同的尺寸；所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管、所述第四PMOS晶体管、所述第五PMOS晶体管、所述第六PMOS晶体管、所述第七PMOS晶体管、所述第八PMOS晶体管、所述第九PMOS晶体管、所述第十PMOS晶体管、所述第十一PMOS晶体管以及所述第十二PMOS晶体管均采用相同的尺寸。

3.如权利要求1所述的双轨预充电逻辑单元，其特征在于，在预充电阶段，所述第一输入信号、第二输入信号、第三输入信号和第四输入信号均为0。

4.如权利要求1所述的双轨预充电逻辑单元，其特征在于，在求值阶段，所述第一输入信号与所述第二输入信号互补；所述第三输入信号和所述第四输入信号互补。

5.如权利要求1所述的双轨预充电逻辑单元，其特征在于，所述第一输出信号为所述第一输入信号和所述第三输入信号相与的结果。

6.如权利要求1所述的双轨预充电逻辑单元，其特征在于，所述第二输出信号为所述第一输入信号和所述第三输入信号做与非运算的结果。