CN1100872A - 用于再生预测编码的视频信号的装置和方法 - Google Patents

Abstract

一种利用运动一补偿预测，变换编码和可变字长 编码的已经编码的数字视频信号利用并行处理的方 法解码。帧视频信号被分成为由一序列的宏模块构 成的若干数据片。该信号被分成片状是为了进行并 行可变字长解码。每个可变字长解码的宏模块被分 成各数据块，用于进行并行的反变换处理。所形成的 差分数据块以并行的方式加到对应的参考数据块 上。与每个宏模块对应的参考数据块根据与宏模块 相关联的运动矢量，以并行方式从参考数据存储器读 出。

Description

本发明涉及已预测编码的视频信号的解码，更确切地说是指将并行处理方式应用到这种解码过程。

众所周知，为了减少所要记录和/或传输的数据的数量，要对反映运动图象的视频信号进行压缩编码。这种数据压缩例如可以用在使用诸如磁带或光盘之类记录媒体的记录/重放***。也可以用在诸如用于可视电话会议，可视电话，电视广播（包括定向卫星广播）的传输***之类的传输***中。例如，已经由运动图象专家组（MPEG）提出;将运动-补偿预测，使用诸如离散余弦变换（DCT）之类的正交变换以及可变字长编码用于运动图象视频数据的压缩编码。在图14中以方块图表示了一个用于对这种已压缩编码的视频数据进行解码和再生重放的***。

如图14所示，一序列的被压缩编码的视频数据加在用于处理的输入端101，接着利用反VLC（可变长度编码）电路102，反变换量化电路103和反变换DCT电路104。一个加法由路105根据由反变换DCT电路104提供的差分信号和由运动补偿电路106提供的预测图象数据（参考数据）形成一个视频数据的再现的帧信号。所形成的再现视频数据存储在帧存储器107之中。

运动补偿电路106根据从输入信号中提取的并通过反VLC电路102施加到运动补偿电路106的运动补偿信息（例如包括运动矢量）从先前存储在帧存储器107中的再现数据形成预测图象数据。另一方面，对于没有实行预测编码的帧信号，例如“帧内”编码的数据，运动补偿电路106简单地提供数值“0”到加法器105。视频数据的再现帧信号由帧存储器107输出经过数模变换器108由显示器件109进行显示。

在视频信号的每帧之中的象素的数量已经增加，例如从用于可视电话的352×240的帧到用在NTSC（美国国家电视***委员规格中的720×480的帧，或者到在HDTV（高清晰度电视）***中的1920×1024的帧，已经发现仅利用一个处理器和一个程序执行序列来进行必要的处理是困难的。由于这个原因，已经提出将每帧视频数据分成若干子帧，如图16所示，然后对若干子帧中每一个提供一个各自的处理器，使得利用并行处理的方式利用若干处理器进行编码和解码。例如图15就是根据这一建议提供的解码***的方块示意图。

在图15所示***中，每一个都反映一个各自子帧的已编码的视频数据的输入序列分别经过输入端110-113提供到各处理器（解码器模块）114-117。处理器114-117根据从由帧存储器119-122提供的数据对各自的数据序列进行解码，该帧存储器存储各自的子帧信号并被指定用于处理器114-117中的各自对应的一个。例如处理器114存储在存储器119中一个子帧的被解码的数据。为了实现运动补偿，一个开关逻辑电路118装设在处理器114-117和帧存储器119-122之间，它使得处理器114能够从相邻的帧存储器120的部分的以及从帧存储器119的全部读出数据。开关逻辑电路118还从存储器119-120提供成帧的输出视频数据，经过一个数模变换器123以便在显示器件124上进行显示。

为了实用目的可以通过提供用于控制数据序列多路复用的记录头将分别提供到处理器114-117的4个数据序列综合为一单个数据列。为了这个目的，从解码器的上游侧提供一个分离模块（未示出）以用于将被综合的数据序列分离成4个序列，提供给各自的处理器。用于将视频信号的一帧分成子帧的并行处理技术的实例公开在5138447号美国专利文件及公开号为139986/1992（Tokkaihei  4-139986）的日本专利申请中。

正如所介绍的，根据常规的处理方式，视频信号的帧一般被分成若干子帧，该子帧以并行方式由各自的处理器处理。然而，当按照这种方式划分一个帧时，处理器可能存取在该处理器的对应的子帧以外的数据的程度范围会受到限制。尽管如上面指出的，一个处理器可以存取检索连接它自身的子帧的某一区域，为了使开关逻辑电路118的规模避免过分庞大，这种存取检索的范围受到限制。因此，一定程度上压缩效率被降低，在各子帧之间的边界处的再现图象的质量会有变化，这将可能导致在子帧边界处产生明显的人为现象。

此外，对压缩编码的处理对每个子帧而言是完全分离地进行，使得不可能根据在其它子帧中的数据块实现压缩编码，而当帧没有被分成子帧时，这一局限是不存在的。相应地，压缩编码方法必须改变以适应分成子帧，导致失去兼容性和降低压缩效率。

此外，假如记录头的数据加到所要记录和传输的数据序列中，为了实现数据序列多路转换为提供到并行的处理器的各自的序列，由于效率的相应降低，附加的记录头数据增加了在记录的数据中的额外操作并且还可能需要改变编码程序等等。

因此，本发明的一个目的是提供一种利用并行处理方式对视频信号解码的装置和方法，在某种意义上避免了上述对压缩编码的限制。

本发明的另一个目的是提供一种视频信号进行解码的装置和方法，在其中若干存储器部分和运动补偿器件以并行方式操作，以便根据已知的标准处理已经编码的视频数据。并且，没有对用于预测编码的移动矢量的范围进行限制或者对运动预测压缩编码无需类似的限制。

根据本发明的一个方面，提供一种装置用于对反映一帧图象的已编码的视频信号进行解码，已编码的视频信号已经分若干数据片，每个数据片都是一序列的宏模块。每一个宏模块都是一个该帧图象素的二维矩阵。并且该已编码的信号是一反映一系列数据片的毕特信息流，各数据片共同反映该帧图象。毕特流还包括若干同步编码信号，每一个同步编码信号都与各自的一个数据片相关联并指示各自数据片的起始。根据本发明的这个方面，该装置包括若干解码电路，每一个解码电路对反映帧图象的编码信号的各自相应部分进行解码，还包括一个分配电路，其用于响应同步编码信号而将各数据片分配在若干译码电路之中。

根据本发明的另一个方面，提供一种装置，用于对输入信号数据块进行解码，该输入信号数据块是通过对视频数据块进行变换编码然后进行可变字长编码而形成的。该装置包括一个用于对一系列输入信号数据块进行可变字长解码的解码电路;一个并行数据电路，其产生多个并行数据流，每一个并行数据流包括各自相应的一个系列的输入信号数据块，这些输入信号数据块都是利用解码电路进行可变字长解码的，以及若干反变换电路，每一个反变换电路接收各自的一个并行数据流并对在各自数据流中的已经可变字长解码的信号块进行反变换处理。

根据本发明的再一个方面，在刚介绍的装置中，该解码电路是若干用于对各自系列的输入信号块进行可变字长解码的解码电路中的一个，以及该装置还包括一个分配电路，用于从一个反映一帧图象的毕特流中形成各自的序列的输入信号数据块，这些输入信号数据块是要利用多个解码电路进行解码的，以及各自的系列的输入信号数据块是响应于在反映帧图象的毕特流中的预定间隔处理提供的同步信号而形成的。

还根据本发明的另一个方面，提供一种用于对输入的数字视频信号进行解码的装置，该信号包括多组预测编码的差分数据块，其中的每一组都由预定的多个数据块组成并且具有各自的与该组关联的运动矢量。每一个预测编码的差分数据块都已根据与包括该数据块的各自对应的组相关联的各自的运动矢量而形成。根据本发明这一方面的装置包括一个输出电路，用于以并行方式提供包含在各组数据块中的一组的预测编码的差分数据块;一个参考数据电路，用于以并行方式提供多个参考数据块，每一个参考数据块根据与该组数据块相关联的移动矢量形成，并且每一个参考数据块对应于由输出电路提供的一个预测编码的差分数据块。该装置还包括若干加法电路，每一个加法电路连接到输出电路和参考数据电路，每一个加法电路将各自的一个预测编码的参考数据块和相应的参考数据块相加。

根据本发明的再一个方面，该参考数据电路包括若干参考数据存储器，根据该组数据块相关联的运动矢量以并行方式从该参考数据存储器读出参考数据，还包括若干缓冲存储器，用于临时存储从若干参考数据存储器读出的参考数据以及一个分配电路。根据本发明的这个方面的另外一个实施例，每一个缓冲存储器都与各自的一个参考数据存储器相关联并根据用于读出临时存储在其中的参考数据的运动矢量来控制，并且该分配电路连接在缓冲存储器和加法电路之间，将存储在缓冲存储器中的参考数据根据运动矢量分配在各加法电路之间。根据本发明这个方面的另外替换实施例，每一个缓冲存储器与其中一个加法电路相关联，并且分配电路连接在参考数据存储器和缓冲存储器之间，以便根据与该组数据块相关联的运动矢量在各缓冲存储器之间分配，参考数据由参考数据存储器读出。

还根据本发明的另一个方面，提供一种反映一帧图象的预测编码的视频信号进行解码的方法，预测编码的视频信号被分成若干宏模块，每一个宏模块都是该帧图象素的二维矩阵，该方法包括的步骤是：提供若干存储器，每个存储器用于存储对应于该帧图象的各自部分的参考数据，并且各存储器共同存储反映完整一帧图象的参考数据;并且将反映再现的一帧图象分配以存储在若干存储器中，使得该再现的一帧图象的每一个宏模块的一部分存储在若干存储器中的每一个。

根据本发明的另外一些方面，反映每个宏模块的数据按照一块接一块的方式分配在若干存储器中或者按照一行接一行的方式以循环形式分配在若干存储器中。

在根据本发明提出的视频信号解码装置中，输入的编码信号为了并行处理根据同步编码信号分配在几个解码电路中，该同步编码信号按照常规编码标准提供在该信号中。以这种方法，根据按照常规编码方法提供的同步信号并在各同步信号之间有效的时间阶段之中并行解码可以精确地进行。采用这种方法，对常规编码方法的限制可以避免。

此外，在本发明的视频信号解码装置中，数据按照所谓“片”排成序列，该“片”是由若干宏模块构成的一帧图象的标准细分。并且数据片被分配在各解码电路中，使得可以进行高速并行解码。

此外，构成一个宏模块的若干数据块被分配在各自的反变换电路中，使得对一宏模块的所有数据块，能够同时以并行方式进行反变换处理并且反变换的数据块以并行方式与参考数据综合，以便复原已经预测编码的视频信号。接着根据该特定宏模块的运动补偿矢量由各并行存储器同时提供参考数据，按照这种方法，对在预测编码的过程中进行的运动补偿就不需提出限制。例如，无需限制运动矢量的范围。

联系附图，通过如下详细介绍，本发明的上述的和其它目的，特征和优点将会变得更明显。

图1是根据本发明提出的，用于对运动图象视频数据信号进行解码的装置的一个实施例的方块示意图;

图2是对于根据本发明提出的解码的，对应于一帧图象的视频数据的分配方式的示意介绍图;

图3是一计时图，其介绍在图1所示装置中装设的缓冲存储器的工作情况;

图4是一方块图，其介绍装设在图1所示装置中装设的可变字长解码电路的上游侧的编码缓冲装置;

图5是介绍图4所示的编码缓冲装置工作的计时示意图;

图6是一方块图，表示装设在图1中所示装置中的可变字长解码电路的上游侧的另一种编码缓冲装置;

图7是介绍图6所示的编码缓冲装置工作的计时示意图;

图8（A）、8（B）和8（C）共同示意介绍根据运动矢量将参考数据提供给作为图1所示装置的部件的加法器的方式;

图9是一计时示意图，介绍向作为图1所示装置的部件的加法器提供参考数据的工作情况。

图10是用于根据本发明提出的运动图象视频数据信号进行解码的装置的另一个实施例的方块图;

图11（A）、11（B）和11（C）共同示意根据运动矢量将参考数据提供给作为图10所示装置的部件的加法器的工作方式;

图12（A）和12（B）共同示意根据运动矢量将参考数据提供给作为图10所示装置的部件的加法器的另一工作方式;

图13是一计时示意图，介绍根据图12所示实例提供参考数据的工作方式;

图14是一个用于对运动图象视频数据信号解码和再现的常规装置的方块示意图;

图15是一个用于对运动图象视频数据信号利用并行处理方式解码和再现的常规装置一部分的方块示意图;

图16示意图15所示常规解码装置工作方式。

下面首先参考图1介绍本发明的一个优选实施例。

图1以方块示意图的方式介绍一个用于对一运动图象视频数据信号进行解码的装置构成，该信号已经根据MPEG所提标准***进行编码。

反映被编码的视频数据信号的输入毕特信息流提供到多路输出选择器25，利用该选择器25输入信号按一片接一片的方式分配到编码缓冲器26-29。

图2介绍输入数据的一片接一片的分配方式。正如本领域熟练技术人员所熟知的，每一片都是按照光栅扫描顺序发送传输的一序列的宏模块。每一片的起点用同步编码信号指示，并且各数据片形成要使得发送误差等能够被限制到一数据片之内，因为在一个误差产生之后，恰当的编码可以在序列的数据片的起点处提供的同步编码信号处重新开始。相应地，多路输出选择器25装设检测同步编码信号的电路，响应于所检测的同步编码信号将输入信号分配在编码缓冲器26-29中。

正如众所周知的，对于每个宏模块带有的运动矢量和对每个数据块的DC系数是按照不同的方式编码的。换句话说，只有当前宏模块和在先宏模块的各自的运动矢量之间的差值才被编码和发送，并且还有，在本数据块和先前数据块的各自的DC系数之间的差值才被编码和发送传输。

正如图2所示，每帧图象的第一、第五、第九等等各数据片被存储在第一编码缓冲器26，并且这些数据片提供用来由可变字长解码电路30进行可变字长解码。与之相似，每帧图象第二、第六、第十等等数据片存储在第二编码缓冲器27中，用于由可变字长解码电路31进行可变字长解码;第三、第七、第十一等等数据片存储在第三编码存储器28，用于由电路32进行可变字长解码;第四、第八、第十二等等数据片存储在第四编码存储器29，用于由可变字长解码电路33进行可变字长解码。

根据图2所示实施例，在每个数据片中的宏模块的数量是固定的，使得对任何可变字长解码器都不需要等待，因此，由可变字长解码器进行解码都是同步的并且是高效进行的。

应当理解，尽管每数据片的宏模块的数量是固定的，在输入信号中数据片的毕特（位）数因为使用可变字长解码将是变化的。除非，被每个可变字长解码电路输出的每数据片的宏模块的数目，对本实施例来说是相同的。

在图2所示实施例中，每个数据片都表示作为一个宏模块群，并水平延伸整个横穿过该帧图象，使得每数据片都由一排宏模块构成。在本发明的考虑范围之内还考虑到根据宏模块提供具有固定字长的数据片，即可比一排宏模块长或者短。其它考虑在于，每数据片的宏模块的数量在每帧之内和/或在帧间可以是变化的，在一帧内部各数据片的位置是可以改变的。在可变字长数据片都设在一帧之内的情况下，分配到每个可变字长解码器的宏模块的数目可以是不平衡的，这一点是可以理解的，在这种情况下，某些可变字长解码器可能被要求输出填充宏模块（例如所有0值）直到其它解码器已经“抓住”。此外，实现直到现行帧的所有数据片已经被可变字长解码，下一个帧图象的数据片的可变字长解码才可进行。

应当认识到，任何解码效率的降低起因于偶然需要利用某些可变字长解码器中断处理，这种解码效率的降低被补偿是出于这样的事实，可能利用按照宏模块具有可变字长的数据片进行编码。

下面将介绍可变字长解码处理的细节。

已经利用各自可变字长解码器解码的数据利用开关变换器34传输到缓冲存储器35-38。图3介绍了数据分配到缓冲存储器35-38并由其输出的工作方式。应当指出，在缓冲器35-38的上游侧，已经按照片状并行方式进行了处理，而在缓冲器35-38的下游侧则是按块状并行方式进行处理。具体是，构成为一个宏模块的发光亮度数据的四个数据块以并行方式从缓冲存储器35-38中各自对应的一个输出。（应当理解，一个宏模块还包括彩色信号数据块。例如以4∶2∶2的格式，每个宏模块包括附加到四个发光亮度数据块上的四个彩色信号数据块。从这点出发将要进行的讨论仅涉及发光亮度数据块，可以理解，相应的四个彩色信号数据块可以按照相似的方式进行处理。）

再来参照图3可以看到，可变字长解码器30-33同时分别输出第一至第四数据片中的第一数据块。各自的第一数据块被分配在缓冲存储器35-38之中，使得第一数据片的第一数据块（即第一数据片的第一宏模块的第一数据块）被存储在第一缓冲存储器35中，第一数据片的第二数据块被存储地第二缓冲存储器36中。第一数据片的第三数据块被分配到第三缓冲存储器37以及第一数据片的第四数据块被分配到第四缓冲存储器38。因此，一个宏模块的所有四个数据块能够由各自的缓冲存储器（35-38）以并行方式读出，使得块状并行处理能够在下游侧实现。这种处理包括根据曲折型扫描原理的常规反变换处理。

在刚讨论的实例中，每一个缓冲存储器最好具有两个存储单元，每一存储单元的容量可存储四个数据块。

由缓冲存储器35-38提供的块状并行数据需经反变换量化以及反离散余弦变换处理，这些处理在处理模块39-42以并行方式进行。在此之后，对该宏模块的四个数据块的运动补偿处理也以并行方式进行，用于每个宏模块参考图象数据从存储在帧存储器43中的先前再现的（即先前的再生的）图象数据中提取。参考图象数据根据运动矢量形成，该运动矢量对应正被处理的宏模块并用于与从处理模块39-42输出的差分数据相综合以形成被解码的信号。在该实例中，因为运动补偿处理对每个发光亮度数据宏模块（4个数据块）来说都是以并行方式进行的提供到来自可变字长解码30-33的运动补偿处理模块53-56的运动矢量在任何指定的时刻总是对应于另外一方面每一个。由于这个原因，一个MC（运动补偿）开关转换器52用来换接一个数据总线，使得能够按照某种方式进行对传输到MC缓冲存储器48-51的参考数据的运动补偿处理，按照这种方式，利用运动补偿处理模块53-56进行存储器存取不会重迭。因此，运动补偿检索范围以及相应的运动矢量的可容许的范围是不受限制的。下面将介绍运动补偿处理的细节。

以并行方式形成在加法器57-60的再现解码图象数据经过4个并行的处理通道，借助于存储缓冲器61-64存储在帧存储器43中。此外，各序列的存储在存储器43的再现的图象数据经过显示缓冲存储器94-97和一个显示开关转换器98输出到一个数模转换器99，该开关转换器98根据适当的显示时间接通。数/模变换信号然后显示在显示器件100上。

参阅图4，下面介绍装设在图1所示装置的可变字长编码器上游侧的缓冲装置的细节。

如图4所示，输入信号毕特流在输入端65接收并由其提供到多路输出选择器66，该选择器在每个数据片起始点划分该毕特流，并且各数据片分配在编码缓冲存储器67-70之中。各数据片分别由编码缓冲存储器67-70输出到可变字长解码器71-74，可变字长解码数据经可变字长解码器71-74中的每一个经过输出端75-78输出。

下面参照图5所示的计时示意图介绍利用图4所示的电路进行缓冲和解码的运作。

具体是，在输入端65接收的输入毕特流在每个数据片的起始点由多路输出选择器66划分，因为指示每个数据片起始点的同步编码信号包含在对应于多个宏模块的间隔处（这样的间隔每一个都当作一个数据片），为了将毕特流分成各数据片，在多路输出选择器65检测同步编码信号。

如图5所示，一序列所形成的数据片以循环的方式写入编码缓冲存储器67-70。具体是，数据片1、5、9等写入编码缓冲存储器67;数据片2、6、10等写入编码缓冲存储器68;数据片3、7、11等写入编码缓冲存储器69;数据片4、8、12等写入编码缓冲存储器70。

在数据片4已被写入编码缓冲存储器70的一点处，数据片1-4以并行方式分别从编码缓冲存储器67-70读出并送到4个可变字长解码器71-74并开始可变字长解码。

在同样的时间范围内，可变字长解码器71-74每一个对来自各个数据片的宏模块都完成解码处理。由可变字长解码器71产生的已解码的数据经过端75输出;由可变字长解码器72产生的已解码的数据经过端76输出;由可变字长解码器73产生的已解码的数据经过端77输出;由可变字长解码器74产生的已解码的数据经过端78输出。所有的已解码的数据都供给开关转换器34（图1）。此外，已解码的运动矢量数据从各可变字长解码器提供给MC开关转换器52和运动补偿处理模块53-56。

应当理解，在图5中在IVL  Cl（可变字长解码器71）的输出端所示的符号“1-1”指数据片1的第一个数据块。与之相似：例如在IVLC4（可变字长解码器74）的输出端所示的“4-1”是指数据片4的第一个数据块。

图6表示一个装设在可变字长解码器上游侧的另外的编码缓冲装置。

在图6中，输入毕特流还在输入端65被接收并由其提供到一个多路输出选择器79，在该转换器毕特流在每个数据片的起始点处被划分。在该多路输出选择器79的下游侧直接就是一个编码缓冲存储器80。该存储器有各个区域，每个区域可以存储一数据片。附加的缓冲存储器90-93装设在缓冲存储器80的下游侧。与图4所示装置采用的方式相类似，从缓冲存储器90-93中的每一个输出的被缓冲的数据提供到可变字长解码器71-74中各自对应的一个，从可变字长解码器71-74输出的已解码的数据提供在各输出端75-78。

下面参照图7的计时示意图介绍图6中所示的编码缓冲装置的运作。

如前所述，由端65处提供的输入毕特流在每个数据片的起始点由多路输出选择器79根据同步编码信号划分，该同步编码信号是以对应于多个宏模块的间隔而提供的。

如图7所示，各个数据片按照循环方式写入缓冲存储器80的区域1-4。具体是，数据片1、5、9等写入区域1;数据片2、6、10等写入区域2;数据片3、7、11等写入区域3;数据片4、8、12等写入区域4。

当数据片4已被写入区域4的一点处，存储在4个区域内的数据由编码缓冲存储器80顺序读出。因此，数据片1、5、9等由区域1读出并写入缓冲存储器90;数据片2、6、10等由区域2读出并写入缓充存储器91;数据片3、7、10等由区域3读出并写入缓冲存储器92;数据片4、8、12等由区域4读出并写入缓冲存储器93。

在区域4的内容已被写入缓冲存储器93时，分别存储在缓冲存储器90-93中的数据以并行的方式读出送到可变字长解码器71-74，在该时开始解码处理。

在同样时间范围内，可变字长解码器71-74每一个都实现对各自的宏模块的解码处理。由可变字长解码器71产生的已解码的数据经过端75输出;由可变字长解码器72产生的已解码的数据经过端76输出;由可变字长解码器73产生的已解码的数据经过端77输出;由可变字长解码器74产生的已解码的数据经过端78输出。这些解码的数据被提供到开关转换器34，此外，被解码的运动矢量数据从各可变字长解码器提供到MC开关转换器52和运动补偿处理模块53-56。

如在图5所示情况一样，在图7中符号“1-1”是指在数据片1中的第一个数据块，它是由可变字长解码器71解码的，而“4-1”是指数据片4的第1个数据块，它是由可变字长解码器74解码的。

关于在图4中所示的缓冲装置，可以使用与输入数据有关的某些分配方法，这些数据流具有比一数据片短的一个处理单元，该处理单元并包含在一个具有的处理单元比一数据片长的数据层中（称为“上层”）。关于具有这样一种格式的输入数据流，为了向可变字长解码器71-74提供并行数据，能够同时将上层写编码缓冲存储器67-70。另一方面，用于上层的毕特流可以写入4个编码缓冲存储器其中之一，使得该上层仅利用4个可变字长解码器其中之一进行解码，借助参数设在其它可变字长解码器处。根据另外一个可能的方法，提供一个附加的处理器，以便对上层毕特流解码，以便将参数设定在4个可变字长解码器。

另一方面，通过使用如图6所示的装置，该上层毕特流可以被写入缓冲存储器80的4个区域之一，并且该区域的内容可以同时写入缓冲存储器90-93，用于由可变字长解码器71-74进行并行处理。根据另外一种方法，上层毕特流写入缓冲存储器80的4个区域之一，以便该数据写入到4个缓冲存储器90-93其中之一，并且然后由4个可变字长解码器其中之一进行解码，以便为了将参数设定在其它的可变字长解码器上。

根据另外一种方法，为了将参数设定在4个可变字长解码器，提供一个单独的处理器，以便对上层毕特流进行解码。如一种其它方法，多路输出选择器79将上层毕特流重复写入缓冲存储器80的4个区域内，以便为了在可变字长解码器71-74中进行并行处理，该数据从每个区域同时写入缓冲存储器90-93。

采用这些方法，数据流的分配及其并行处理可以根据包含在数据流中的参数进行。

下面将介绍关于运动补偿的预测的编码数据的解码处理。

图8（A）介绍将参考图象数据分配并存储在构成帧存储器43的DRAMS44-47中的方式，如上述所指出的，每帧图象被分成各宏模块，每个宏模块由4个数据块构成，在该特定实例中，4个数据块中的每一个都是8×8的象素矩阵，每个数据块构成为其各自对应的宏模块的4个象限其中之一。与每个宏模块相关的数据被分在4个DRAM44-47之中。具体是，所有宏模块的所有第一个数据块（上左数据块）存储在DRAM44，所有宏模块的所有第二数据块（上右数据块）存储在DRAM45，所有宏模块的所有第三数据块（下左数据块）存储在DRAM46，所有宏模块的所有第四数据块（下右数据块）存储在DRAM47。相应地，应当看到参考数据以方格图形分配在DRAM44-47中。

继续参考图8（A），标为81的方块表示对应于现时正在解码的（再生的）宏模块的帧图象的几何区域面积，参照数码82表示与根据图8（A）中所示实施与该宏模块相关的运动矢量。此外，参考数码83表示存储在DRAMs44-47中的并用相应于现时的宏模块81的运动矢量82所指的参考数据。用带阴影的方块83所表示的数据根据运动矢量82在运动补偿处理模块53-56的控制下由DRAMs44-47读出。具体是，对应于方块83的“DRAM1”部分（即方块83的中央部分）的数据从DRAM44在运动补偿处理模块53的控制之下读出送到运动补偿缓冲器48。与之相似，带阴影的方块83与标为“DRAM2”的方块重迭的部分（即方块83左右侧的中央部分）在运动补偿处理模块54的控制之下从DRAM45读出送到运动补偿缓冲器49。此外，带阴影的方块83与标为“DRAM3”的方块重迭的部分（即方块83上边和下边的中央部分）在运动补偿处理模块55的控制之下从DRAM46读出送到运动补偿缓冲器50。最后，带阴影的方块83与标有“DRAM4”的方块重迭的部分（即方块83的各角部分）在运动补偿处理模块56的控制下从DRAM47读出送到运动补偿缓冲器51。

图8（B）示意从各个DRAM    44-47读出和存储在各个运动补偿缓冲器48-51的参考数据，存储在4个运动补偿缓冲器48-51中的该数据表示用于现时正要再现的宏模块的参考数据。然而，像存储在各单个的运动补偿缓冲器的数据一样，该数据并不与对加法器51-60中的每一个所需的数据相对应。因此，在运动补偿缓冲器48-51和加法器57-60之间装设MC开关转换器52，使得正确的参考数据从运动补偿缓冲器分配到各加法器。被加到加法器57-60中的每一个的参考数据示意地表示在图（8C）。

图9表示在根据在图8（A）中的实例提出的计时关系，其中从运动补偿缓冲器48-51读出的数据在加法器57-60之间发送。

如前所述，构成宏模块的4个数据块的处理以并行方式从所要处理的每一个数据块的各自的第一行同时进行，然后是第二行，如此等等。对于各数据块的第一行，在起始时间t₁（图9），来自运动补偿缓冲器51的数据发送到加法器57，来自运动补偿缓冲器50的数据被送到加法器58，来自运动补偿缓冲器49的数据被送到加法器59，来自运动补偿缓冲器48的数据被送到加法器60。如在图9中时间t₂所示，在处理各第1行的一个转换点处，发送产生变化，使得来自运动补偿缓冲器50的数据被送到加法器57，来自运动补偿缓冲器51的数据被送到加法器58，来自运动补偿缓冲器48的数据被送到加法器59，来自运动补偿缓冲器49的数据被送到加法器60。这种发送状态持续一直到第一行结束（用时间t₃指示）然后接续第一行对第二行再次进行该程序，同样的程序持续进行直到第n行，但是如在时间t₄所示，在完成数据块的第n行时，为了开始第（n+1）行要建立一个不同的发送模式。根据这一模式，来自运动补偿缓冲器49的数据被送到加法器57，来自移动补偿缓冲器48的数据被送到加法器58，来自运动补偿缓冲器51的数据被送到加法器59，来自运动补偿缓冲器50的数据被送到加法器60。这种发送安排一直持续到在第（n+1）行中的用时间t₅指示的一个转换点，在该点处这样发送安排被改变，以便使得来自运动补偿缓冲器48的数据被送到加法57，来自运动补偿缓冲器49的数据被送到加法58，来自运动补偿缓冲器50的数据被送到加法59，来自运动补偿缓冲器51的数据被送到加法60。一旦完成对第（n+1）行的流程作业（用时间t₆指示），对于数据块的剩余各行的每一行中重复进行对第（n+1）行的程序，直到最后行（8行）已经被处理，在该点（用时间t₇指示）对该宏模块的处理结束。然后对下一个宏模块的处理根据与下一个宏模块相关联的运动矢量开始进行。

应当意识到，提供到加法器50-60的参考数据利用加法器加到从处理电路39-42提供到加法器上的现时的差分数据上，使得再生的图象数据的宏模块产生。还应当认识到，根据在帧存储器43中上述的方块图形的参考数据的存储以及对参考数据的读，缓冲和形状转换选择的上述方法使之能够实现运动补偿解码处理，而无需对运动矢量的范围做任何限制，并且采用这样一种方式，存储器存取不会发生重迭。

在图1所示实施例中，MC开关转换器52装设在运动补偿缓冲器48-51与加法器57-60之间，然而，根据另外一个实施例，如图10所示，MC开关转换器52可以装设在DRAMs44-47与运动补偿缓冲器48-51之间，缓冲器48-51中的每一个直接连接到加法器57-60中各自对应的一个并只向其提供数据。

下面参照附图11（A）-（C）介绍在图10中所示实例的运作方法。

图11（A）与图8（A）相似，所示方块84反映相应于现时正在处理的宏模块的几何区域面积运动矢量85与现实的宏模块相关联，带阴影的方块86反映由与运动矢量85指示的现时的宏模块的相当的参考数据。还应当指出，是根据与图8（A）中所示的一样的带方块的图形，以块状方式将参考数据分配以存储在DRAMs44-47中。

在运动补偿处理模块53-56的控制之下并根据对现时的宏模块的运动矢量，从DRMAs44-47读出数据并利用MC开关转换器52送到运动补偿缓冲器48-51，使得所有要提供到加法器57的参考数据存储在运动补偿缓冲器48中，所有要提供到加法器58的参考数据存储在运动补偿缓冲器49，所有要提供到加法器59的参考数据存储在运动补偿缓冲器50，所有要提供到加法60的参考数据存储在运动补偿缓冲器51。参考图11（A）和图11（B），应当指出，由带阴影的方块86的上左象限表示的数据存储在运动补偿缓冲器48，由带阴影的方块86的上右象限表示的数据存储在运动补偿缓冲器49中，由带阴影的方块86的下左象限表示的数据存储在运动补偿缓冲器50中，由带阴影的方块86的下右象限表示的数据存储在运动补偿缓冲器51中，更具体地说，在起始的读出时间阶段，从所有4个DRAM44-47同时读出数据并这样发送将从DRAM47部分来的数据存储在运动补偿缓冲器48，同时将来自DRAM46部分的数据存储在运动补偿缓冲器49，将来自DRAM45部分的数据存储在运动补偿缓冲器50，将来自DRAM44部分的数据存储在运动补偿缓冲器51。在第二个读出时间阶段，再次从4个DRAM再同时读出，不过现在发送是那样的，来自DRAM46部分的数据被存储在运动补偿缓冲器48，将来自DRAM47部分的数据存储在运动补偿缓冲器49。将来自DRAM44部分的数据存储在运动补偿缓冲器50。将来自DRAM45部分的数据存储在运动补偿缓冲器51。此外，在第三个读出时间阶段，再次从所有的DRAM同时读出，但是发送是那样进行的，将来自DRAM45部分的数据被存储在运动补偿缓冲器48。将来自DRAM44部分的数据被存储在运动补偿缓冲器49。将来自DRAM47部分的数据被存储在运动补偿缓冲器50。将来自DRAM46部分的数据被存储在运动补偿缓冲器51。然后在最后的读出时间阶段，从4个DRAM同时读出数据并那样发送，将来自DRAM44部分的数据被存储在运动补偿缓冲器48，将来自DRAM45部份的数据被存储在运动补偿缓冲器49。将来自DRAM46部分的数据被存储在运动补偿缓冲器50。将来自DRAM47部分的数据被存储在运动补偿缓冲器51。

将会观察到，来处4个DRAM其中每一个的数据都因此而存储在每一个运动补偿缓冲器中。此外，随着数据从各DRAM的读出和对于现时的宏模块根据运动矢量对MC开关变换器52的控制，存储器的存取可以进行而没有发生重迭。

此外，因为每一个运动补偿缓冲器都只和各自的加法器相关联，如图（11C）所示，参考数据已被适当地存储在其中，在对运动补偿缓冲器存取时出也不会发生困难。

下面参照图12和13以及图10，介绍图10所示实例的另一种运作方法，使得适当的参考数据被存储在运动补偿缓冲器48-51中的每一个中。

如图12（A）所示，根据这个替换的运作方法，参考数据被一行接一行地分配在DRAM44-47之中而不是如在图11（A）所示的技术方案中一块接一块方式分配。例如，再次参照图12（A），每个宏模块第1行（即宏模块的第一和第二数据块的第1行）的数据存储在DRAM44，每个宏模块的数据的第2行存储在DRAM45，每个宏模块的数据的第3行存储在DRAM46，每个宏模块的数据的第4行存储在DRAM47，每个宏模块的数据的第5行存储在DRAM44，如此等等，以循环方式一行接一行连续进行。应当理解，对每个宏模块的第9行（即每个宏模块的第3和第4数据块中的数据的第1行）的数据被存储在DRAM44，同时，每个宏模块的最后一行（即宏模块的最后2个数据块的最后一行）被存储在DRAM47。相应地，参考数据根据条状图形而不是图11（A）所示方块图形而分配在DRAM44-47中。

在图12（A）中，标注87的方块表示对应于现时要被解码的宏模块的几何区域面积，动矢量88是与现时的宏模块相关联的运动矢量，方块89表示如用运动矢量88所指示的现时宏模块的适当的参考数据。

图12（B）和图13指示数据源和计时关系，根据该时间关系适当的参考数据被存储在运动补偿缓冲器48-51中。如前所述，从DRAMs44-47读出数据并根据对于现时的宏模块的运动矢量，在运动补偿处理模块43-56的控制之下利用MC开关转换器52发送。

具体是，在第1个时隙相应于第1个数据块的第1行的参考数据从DRAM47读出并存储在运动补偿缓冲器48中。在同样的时隙中对应于第2个数据块的第8行的参考数据从DRAM46读出并存储在运动补偿缓冲器49，第3个数据块的第7行的参考数据从DRAM45读出并存储在运动补偿缓冲器50，第4个数据块的第6行的参考数据从DRAM44读出并存储在运动补偿缓冲器51。

在下一个（第2个）时隙中，在发送过程中产生一行运动，使得第1个数据块的第2行参考数据从DRAM44读出并存储在运动补偿缓冲器48中，第2个数据块的第1行参考数据从DRAM47读出并存储在运动补偿缓冲器49中，第3个数据块的第8行参考数据从DRAM46读出并存储在运动补偿缓冲器50中，第4个数据块的第7行参考数据从DRAM45读出并存储在运动补偿缓冲器51中。

在连续的6个时隙中的每一个当中，都持续一行运动，以便根据图12（D）和13所示的图形模式，读出、发送并存储在运动补偿缓冲器中。将可观察到，如前所述，存储器进行存取而没有重迭。

因此，要被提供到加法器57的参考数据被存储在运动补偿缓冲器48，要被提供到加法器58的参考数据被存储在运动补偿缓冲器49，要被提供到加法器59的参考数据被存储在运动补偿缓冲器50，要被提供到加法器60的参考数据被存储在运动补偿缓冲器51。此外，存储器对应于运动补偿缓冲器存取不会有任何重迭问题。

尽管相对于解码装置已对本发明的上述实施例作了介绍，应当理解，它同样适合于在一数据解码装置中装设的一个局部解码器。

根据本发明提供的运动图象视频信号解码装置为了并行解码处理，根据在数据流中的同步编码信号分配输入的数据流，在各同步编码之间的时间阶段内连续进行解码处理。相应地，对于在同步编码之间的时间阶段进行编码的方法不会产生限制。因此，对于已经利用常规方法利用差分编码运动矢量、DC系数和其它量，根据在现时的数据块和先前的数据之间差分值编码的数据可以进行并行解码处理。

此外，在根据本发明提出的解码装置中，构成一个宏模块的各数据块同时以并行方式处理，使得选用常规编码方法无需改变已经编码的视频数据可以高速再生。

此外，运动-补偿编码的视频信号的解码可以根据相同运动矢量，通过从多个存储器单元并行读出参考数据而进行，使得若干参考数据存储器单元和运动补偿电路可以以并行方式运作以根据常规编码方法进行高速处理，该编码方法无需通过限制运动矢量的范围或者对运动预测加其它限制而加以改变。

正如在说明书和如下权利要求中所使用的术语“图象帧”应当理解为是反映一个进行运动补偿的预测编码的画面图象的信号。正如本领域熟练技术人员所理解的，这样一个画面图象例如是由一个顺序扫描的视频信号帧，隔行扫描的视频信号帧的半帧或者是两个半帧，其共同组成一个隔行扫描的视频信号帧。

参考附图已经介绍了本发明的优选实施例，需要理解，本发明并不局限于那些实施例，可以由本领域的熟练技术人员进行不离开权利要求所限定的保护范围或本发明的构思的各种变更和修改。

Claims (30)

1、一种用于对编码的视频信号进行解码的装置，所述已编码的视频信号反映一帧图象，已被分成若干数据片，每一个所述数据片是一序列的宏模块，每一个所述的宏模块是所述帧图象的象素的二维矩阵，所述已编码的视频信号是反映一系列所述数据片的毕特信息流，各所述数据片共同反映所述帧图象，所述毕特流包括若干同步编码信号，每个同步编码信号为了指示各自的数据片的起始，都与所述数据片的各自对应的其中一个相关联，该装置包括：

若干解码装置，每一个都用于对反映所述帧图象的所述已编码的视频信号的各自对应部分进行解码；以及

分配装置，其响应于所述同步信号，用于将所述数据片分配在所述若干解码装置中。

2、如权利要求1所述的装置，其中所述的若干解码装置在数量上要比所述的若干数据片要少，所述数据片是反映所述帧图象的所述已编码的视频信号所分成的，并且所述分配装置将所述数据片以循环方式分配在所述解码装置中。

3、如权利要求1所述的装置，其中的每一个所述数据片反映所述帧图象的一部分，该帧图象是一个宏模块群并水平延伸完全横穿过所述帧图象。

4、如权利要求3所述的装置，其中的每一个宏模块是所述象素的16×16的矩阵。

5、一种用于对输入的信号数据块进行解码的装置，该数据块是通过对视频数据块进行变换编码和然后的可变字长编码而形成的，该装置包括：

解码装置，用于对一系列的所述输入信号数据块进行可变字长解码;

并行数据装置，用于形成多个并行数据流，每一个数据流都饮用由所述解码装置已进行可变字长解码的，所述的各系列输入信号数据块中各自对应的一个系列;以及

若干反变换装置，每一个用于接收各自对应的一个所述的并行数据流，以及用于对在各自的数据流中的已经可变字长解码的信号进行反变换处理。

6、如权利要求5所述的装置，其中的所述解码装置是用于对各自系列的输入信号数据块进行可变字长解码的若干解码装置中的一个，并且还包括分配装置，用于响应在反映所述帧图象的所述毕特信息流中预定间隔处提供的同步信号，从反映一帧图象的一个毕特信息流形成要利用所述多个解码装置来解码的、各自系列的输入信号数据块。

7、一种用于对输入的数字视频信号进行解码的装置，该信号包括若干组预测编码的差分数据块，每一个所述组由预定的若干所述数据块组成并具有与其相关联的运动矢量，预测编码的差分数据的每一个所述数据块都根据各自的运动矢量已经形成，各自的运动矢量与包括所述数据块的各自对应的组相关联，该装置包括：

输出装置，用于以并行方式提供包含在所述数据块的各个组中的一组的预测编码的差分数据块;

参考数据装置，用于以并行方式提供多个参考数据块，每一个所述的参考数据块是根据与各数据块的所述各组的所述其中一个组相关联的运动矢量而形成，并相应于由所述输出装置提供的预测编码的差分数据块的其中一个所述数据块;以及

若干加法装置，每一个都连接到所述输出装置和所述参考装置，用于将预测编码的差分数据的所述数据块中各自对应的一个数据块与相应的参考数据块相加。

8、如权利要求7所述的装置，其中的各数据块的所述组中的每一组都是一个包括4个预测编码的数据块的宏模块，并且所述若干加法装置都由以并行方式运作的4个加法器组成：

9、如权利要求7所述的装置，其中的所述参考数据装置包括：

若干参考数据存储器，根据与各数据块的所述各组中的所述每一组相关联的所述运动矢量，按照并行方式从该存储器读出参考数据;

若干存储缓冲器，每一个都用于临时存储由所述若干参考数据存储器中的各自对应的一个读出的参考数据，以及用于根据与各数据块的所述组中的所述一组相关联的所述运动矢量读出临时存储的数据;以及

分配装置，其连接在所述存储缓冲器和所述加法装置之间，用于根据与各数据块的所述各组中的所述一组相关联的所述运动矢量将从所述若干存储缓冲器读出的参考数据，分配在所述若干加法装置中。

10、如权利要求7所述的装置，其中所述的参考数据装置包括：若干参考数据存储器，根据与各数据块的所述各组中的所述一组相关联的运动矢量，以并行方式从该存储器读出参考数据;

若干缓冲存储器，每一个都连接到所述加法装置中各自对应的一个，用于临时存储从所述若干参考数据存储器读出的参考数据以及用于向其各自对应的加法装置提供临时存储的参考数据;以及

分配装置，其连接在所述参考数据存储器和所述缓冲存储器之间，用于根据与各数据块的所述各组中的所述一组相关联的所述运动矢量，将从若干参考数据存储器读出的参考数据分配在若干缓冲器之间。

11、如权利要求10所述的装置，其中的每一个所述的缓冲存储器临时存储从每一个所述参考数据存储器中读出的参考数据。

12、如权利要求7所述的装置，其中所述的输入数字视频信号包括根据对已预测编码的差分数据块进行变换编码以及然后的可变字长编码而形成的输入信号数据块，并且所述装置包括：

解码装置，用于对一系列的所述输入信号数据块进行可变字长解码;

并行数据装置，用于形成多个并行数据，每一个数据流包括所述各系列的输入信号数据块中的各自对应的一个系列，该输入信号数据块是利用所述解码装置进行可变字长解码的;以及

若干反变换装置，每一个用于接收各自对应的一个所述并行数据流并且用于对在各自的数据流中的已经可变字长解码的信号数据块进行反变换处理以形成提供给所述加法装置的已预测编码的差分数据块。

13、如权利要求12所述的装置，其中所述的解码装置是用于对各自对应的系列的输入信号数据块进行可变字长解码的若干解码装置中的一个，并且还包括分配装置，用以响应于在反映所述帧图象的所述毕特信息流中的预定间隔处的同步信号从反映一帧图象的毕特信息流中，形成利用所述多个解码装置要解码的所述各自对应的系列的输入信号数据块。

14、一种对编码的视频信号解码的方法，所述的编码的视频信号反映一帧图象并被分成若干数据片，每一个所述数据片是一序列的宏模块，每一个所述的宏模块是所述帧图象的象素的二维矩阵，所述的编码的视频信号是反映一系列的所述数据片的毕特信息流，所述数据片共同反映所述的帧图象，所述毕特流包括若干同步编码信号，每个同步编码信号与所述各数据片中的各自一个相关联，用于指示各个数据片的起始，该方法包括的步骤是：

提供若干解码装置，每一个用于对反映所述视频信号帧的所述编码的信号的各自对应的部分进行解码;以及

响应于所述的同步编码信号将所述数据片分配在所述的若干解码装置中。

15、如权利要求14所述的方法，其中所述的若干解码装置在数量上比所述的若干数据片要少，反映所述帧图象的所述编码的视频信号被分成各数据片，并且所述分配步骤包括将所述各数据片以循环形式分配在所述各数据片以循环形式分配在所述解码装置中。

16、如权利要求14所述的方法，其中的每一个所述的数据片反映所述帧图象的一部分，该帧图象是一宏模块群并水平延伸横穿过所述帧图象。

17、如权利要求16所述的方法，其中的每一个所述的宏模块都是所述象素的16×16矩阵。

18、一种对输入信号数据块进行解码的方法，该输入信号数据块是通过对视频数据块进行变换编码然后进行可变字长编码而形成的，该方法包括的步骤是：

对一系列的所述输入信号数据块进行可变字长解码;

形成多个并行数据流，每一个数据流包括所述已变字长解码的各输入信号数据块的各系列中的各自对应的一个系列;以及

以并行方式，对在各自数据流中的各可变字长解码的信号数据块进行反变换处理。

19、如权利要求18所述的方法，还包括的步骤是：

响应于在反映所述帧的输入信号的所述毕特信息流中的预定间隔处提供的同步信号，从反映输入视频信号的一帧图象的毕特信息流中，以并行方式形成若干系列的输入信号数据块;以及

对多个系列的输入信号数据块以并行方式进行可变字长解码。

20、如权利要求19所述的方法，还包括的步骤是：

将从每一个所述的多个系列的输入信号数据块的可变字长解码的输入信号数据块分配到所述的多个并行数据流的每一个中。

21、一种对输入的数字视频信号进行解码的方法，该信号包括各组预测编码的差分数据块，所述各组的每一组由预定的若干所述数据块组成并具有与其相关联的各自的运动矢量，预测编码的差分数据的所述数据块中的每一个都是根据与包括所述数据块的各自对应的组相关联的运动矢量而已经形成的，该方法包含的步骤是：

将包含各数据块的所述各组中的一组中的预测编码的差分数据块以并行方式输出;

根据与各数据块的所述各组中的所述一组相关联的运动矢量，将多个参考数据块以并行方式从存储器读出，每一个所述的参考数据块对应于所述的各预测编码的参考数据块中的其中之一;以及

将包含在各数据块的所述各组中的所述一组中的预测编码的差分数据块与对应的参考数据块相加。

22、如权利要求21所述的方法，其中所述的读出步骤包括的分步骤是：

根据与各数据块的所述各组中的所述一组相关联的运动矢量，从若干存储器读出参考数据;

根据与各数据块的所述各组中的所述一组相关联的运动矢量，分配若干存储器读出的参考数据;

临时存储所分配的参考数据以及读出临时存储的数据。

23、如权利要求21所述的方法，其中的所述输入数字视频信号包括对预测编码的差分数据块进行变换编码及然后可变字长编码而形成的输入信号数据块，所述输出步骤包括的分步骤是：

对一系列的所述输入信号数据块进行可变字长解码;

形成多个并行数据流，每一并行数据流包括各输入信号数据块的，所述可变字长解码的各序列中各自对应的一个序列;以及

对在各自数据流中的可变字长解码的信号数据块以并行方式进行反变转处理。

24、如权利要求23所述的方法，还包括的步骤是：

响应于在反映所述帧输入信号的所述毕特信息流中的预定间隔处提供的同步信号，从反映一帧图象的输入视频信号的毕特信息流中，以并行形式形成多个系列的输入信号数据块;以及

对多个系列的输入信号数据块以并行方式进行可变字长解码。

25、一种对预测编码的视频信号进行解码的方法，所述预测编码的视频信号反映一帧图象并已被分成若干宏模块，每个宏模块是所述帧图象的象素的二维矩阵，该方法包括的步骤是：

提供若干存储器，每个都用于存储对应于所述帧图象的各自对应部分的参考数据，所述的若干存储器共同存储反映整个的帧图象的参考数据;以及

将反映一个再生的帧图象的数据进行分配，用来存储在所述若干存储器中，使得该再生帧图象的每个宏模块部分存储在所述若干存储器中每一个之中。

26、如权利要求25所述的方法，其中所述的宏模块每个都是由预定数目的二维数据块组成的，并且所述若干存储器中的每一个都存储来自一帧图象的所有宏模块的对应的数据块。

27、如权利要求26所述的方法，其中所述若干存储器是由第1、第2、第3和第4存储器组成的，所述的宏模块每一个是由4个数据块组成的，它们分别表示为各宏模块的上左、上右、下左和下右象限，并且所述的分配步骤包括：

将表示所有宏模块的上左象限的数据块存储在第1存储器;

将表示所有宏模块的上右象限的数据块存储在第2存储器;

将表示所有宏模块的下左象限的数据块存储在第3存储器;以及

将表示所有宏模块的下右象限的数据块存储在第4存储器。

28、如权利要求25所述的方法，其中所述的分配步骤包括将所述宏模块中的每一个的第1行存储在所述若干存储器的第1个，将所述宏模块中的每一个的第2行存储在所述若干存储器的第二个。

29、如权利要求28所述的方法，其中的每一个所述宏模块是由一定数目和行组成，行数是存储器数目的整数倍，各存储器构成所述的若干存储器，并且所述分配步骤包括以循环方式将每个宏模块的所述各行分配在所述存储器中。

30、如权利要求29所述的方法，其中的每一个宏模块由16行组成，并且所述的存储器的数量是4。

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