CN110085670A - 半导体装置 - Google Patents

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Abstract

提供能够通过避免导通电压的大幅增加且减小通断损耗而减小总损耗的半导体装置。沟槽(TR)具有沿长度方向延伸的1对长边(SL)和将1对长边(SL)连接的1对短边(SS)。沟槽(TR)在长度方向和交叉方向上周期性地配置。第1区域(12)设置在第1导电型的漂移层(11)之上，具有第2导电型，被沟槽(TR)贯穿。第2区域(13)远离漂移层(11)而设置在第1区域(12)之上，具有第1导电型，远离多个沟槽TR的1对长边(SL)的端部而与1对长边(SL)接触。第3区域(14)设置在第1区域(12)之上，具有第2导电型，具有比第1区域(12)所具有的杂质浓度高的杂质浓度。栅极电极(21)隔着栅极绝缘膜(5)而设置于沟槽(TR)中。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别是涉及具有与半导体衬底绝缘的栅极电极的功率半导体装置。
背景技术
在全球范围推广的节能化运动的推动下，对电力变换装置的低耗电化的期待非常高。在电力变换装置中起到关键性作用的是功率器件。当前，在功率器件中，绝缘栅双极晶体管(Insulated Gate Bipolar Transistor：IGBT)更为广泛地使用。特别是，沟槽型IGBT通过高密度地配置沟道，从而容易获得低的导通电压(详细情况将在后面叙述)。因此，沟槽型IGBT适于减小消耗电力。下面，对具有沟槽栅极构造的IGBT的结构及其动作的一个例子进行说明。
为了获得IGBT的结构，准备具有p+硅衬底和在其上表面之上设置的n－漂移层的硅晶片。在n－漂移层的表层部形成p基极区域，另外，在p基极区域的表层部选择性地形成n+发射极区域。从n+发射极区域的表面将p基极区域贯穿而到达至n－漂移层的沟槽形成为条带状。在沟槽的内部隔着栅极氧化膜而填充由多晶硅构成的栅极电极。以将栅极电极的上部覆盖的方式形成层间绝缘膜。在层间绝缘膜的上部以与n+发射极区域及p基极区域接触的方式设置片状的发射极电极。另外，在p+硅衬底的下表面之上设置片状的集电极(collector)电极(electrode)。
将发射极电极的电位作为基准，对集电极电极施加高的正电压。
在栅极电极的电压低于阈值时，IGBT处于截止状态。为了使IGBT为导通状态，从栅极驱动电路经由栅极电阻对栅极电极施加比阈值高的电压。由此，在栅极电极蓄积电荷。通过该蓄积，p基极区域中的隔着栅极氧化膜而与栅极电极相对的部分的导电型反转为n型。其结果，在p基极区域的一部分形成沟道区域。由此，电子电流从发射极电极通过n+发射极区域和p基极区域的沟道区域而注入至n－漂移层。通过所注入的电子，p+硅衬底与n－漂移层之间成为正向偏置状态，能够发生来自集电极电极的空穴的注入。由此，IGBT成为导通状态。导通状态下的发射极电极与集电极电极之间的压降为导通电压。
为了使IGBT从导通状态变为截止状态，发射极电极与栅极电极之间的电压设为小于或等于阈值。由此，蓄积于栅极电极的电荷经由栅极电阻而向栅极驱动电路放电。此时，p基极区域中的已反转为n型的区域即沟道区域恢复为p型。由此，沟道区域消失。其结果，电子向n－漂移层的供给停止。由此，空穴的注入也停止。然后，已在n－漂移层内蓄积的电子及空穴分别被排出至集电极电极及发射极电极、或者它们彼此再结合，从而电流消失。即，IGBT成为截止状态。
如前所述，就导通状态与截止状态之间的通断切换而言，需要栅极电极与发射极电极之间的电容的充放电。在该电容大的情况下，用于通断动作的充放电所需要的时间增加，其结果，IGBT的电力损耗增加。功率器件的总损耗不仅是由导通电压决定的稳态损耗，还包含导通状态与截止状态之间的通断损耗。因此，为了抑制总损耗，不仅要抑制稳态损耗，还需要抑制通断损耗，为此，减少上述电容是重要的。
根据日本特开2006-210547号公报(专利文献1)，在具有设成条带状的沟槽的IGBT处，在沟槽之间延伸的半导体区域、即台面区域各自的p基极区域在俯视观察时被分割成彼此分离的多个部分。并且，在该被分割的p基极区域设置有n+发射极区域。根据上述公报，主张了由于栅极电极面向发射极构造的区域减少，因此能够减少栅极与发射极之间的电容。
专利文献1：日本特开2006－210547号公报
根据上述公报中记载的技术，对发射极构造进行设置的区域减少，因此伴随有会导致稳态损耗增大的导通电压增大这样的代价。如果与该代价相比，电容降低的效果充分大，则通断损耗的减小充分大于稳态损耗的增大，由此能够充分地减小总损耗。然而，根据本发明人的研究，在上述公报所记载的技术中，无法充分地抑制与栅极电极中的无助于沟道区域的形成的部分关联的电容，其结果，无法充分地获得通断损耗减小的效果。
发明内容
本发明就是为了解决上述的课题而提出的，其目的在于，提供能够通过避免导通电压的大幅增加且减小通断损耗而减小总损耗的半导体装置。
本发明的一个方案涉及的半导体装置包含半导体衬底、绝缘膜、栅极电极、第1主电极和第2主电极。半导体衬底具有设置有多个沟槽的第1面和与第1面相反的第2面。多个沟槽分别在第1面之上具有开口。开口具有沿长度方向延伸的1对长边和将1对长边连接的1对短边。多个沟槽在长度方向和与长度方向交叉的交叉方向上周期性地配置。半导体衬底包含漂移层、第1区域、第2区域和第3区域。漂移层具有第1导电型。第1区域设置在漂移层之上，具有与第1导电型不同的第2导电型，被多个沟槽贯穿。第2区域远离漂移层而设置在第1区域之上，具有第1导电型，具有比漂移层所具有的杂质浓度高的杂质浓度，远离多个沟槽的1对长边的端部而与1对长边接触。第3区域设置在第1区域之上，具有第2导电型，具有比第1区域所具有的杂质浓度高的杂质浓度。绝缘膜将多个沟槽的内表面覆盖。多个栅极电极隔着绝缘膜设置于多个沟槽各自中。第1主电极设置在半导体衬底的第1面之上，远离漂移层，与第2区域及第3区域接触。第2主电极设置在半导体衬底的第2面之上。
本发明的其他方案涉及的半导体装置包含半导体衬底、绝缘膜、栅极电极、第1主电极和第2主电极。半导体衬底具有设置有多个沟槽的第1面和与第1面相反的第2面。多个沟槽分别在第1面之上具有开口。开口具有沿长度方向延伸的1对长边和将1对长边连接的1对短边。多个沟槽在长度方向和与长度方向交叉的交叉方向上周期性地配置。半导体衬底包含漂移层、第1区域、第2区域和第3区域。漂移层具有第1导电型。第1区域仅设置在漂移层的一部分之上，具有与第1导电型不同的第2导电型，被多个沟槽贯穿。第2区域远离漂移层而设置在第1区域之上，具有第1导电型，具有比漂移层所具有的杂质浓度高的杂质浓度，与多个沟槽的1对长边接触。第3区域设置在第1区域之上，具有第2导电型，具有比第1区域所具有的杂质浓度高的杂质浓度。绝缘膜将多个沟槽的内表面覆盖。多个栅极电极隔着绝缘膜而设置于多个沟槽各自中。第1主电极设置在半导体衬底的第1面之上，远离漂移层，与第2区域及第3区域接触。第2主电极设置在半导体衬底的第2面之上。
发明的效果
根据本发明的一个方案，多个沟槽分别在长度方向上离散地配置。由此，与没有以上述方式配置的情况相比，在沟槽内设置的栅极电极与半导体衬底相对的面积减少。因此，能够抑制栅极电极与发射极电极之间的电容。另外，第2区域远离多个沟槽的1对长边的端部。由此，能够将第2区域远离多个沟槽的1对短边而配置。因此，在短边附近避免高杂质浓度且呈第1导电型的第2区域形成pn结。因此，避免形成由该pn结产生的电容。因此，能够进一步抑制栅极电极与发射极电极之间的电容。通过以上述方式抑制电容，从而能够避免导通电压的大幅增加且减小通断损耗。由此，能够减小半导体装置的总损耗。
根据本发明的其他方案，多个沟槽分别在长度方向上离散地配置。由此，与没有以上述方式配置的情况相比，在沟槽内设置的栅极电极与半导体衬底相对的面积减少。因此，能够抑制栅极电极与发射极电极之间的电容。另外，第1区域仅设置在漂移层的一部分之上。由此，与第1区域设置在整个漂移层之上的情况相比，能够抑制第1区域与漂移层之间的pn结的面积。因此，避免形成由该pn结产生的电容。因此，能够进一步抑制栅极电极与发射极电极之间的电容。通过以上述方式抑制电容，从而能够避免导通电压的大幅增加且减小通断损耗。由此，能够减小半导体装置的总损耗。
附图说明
图1是概略地表示本发明的实施方式1中的半导体装置的有源区域处的结构的局部斜视图。
图2是表示本发明的实施方式1中的半导体装置的结构的局部斜视图，且省略了图1中的一部分的结构的图示。
图3是表示图2的上表面的局部俯视图。
图4是沿图1的线IV－IV的局部剖视图。
图5是以与图3类似的视野表示对比例的半导体装置的结构的局部俯视图。
图6是表示实施例中的栅极电极的长度Lg与栅极电极和发射极电极之间的电容Cge的关系的例子的图表。
图7是将图6的一部分放大后的图表。
图8是表示实施例中的栅极电极的长度Lg与饱和电压Vsat的关系的例子的图表。
图9是概略地表示本发明的实施方式2中的半导体装置的有源区域处的结构的局部斜视图。
图10是表示本发明的实施方式2中的半导体装置的结构的局部斜视图，且省略了图9中的一部分的结构的图示。
图11是表示图10的上表面的局部俯视图。
图12是沿图9的线XII－XII的局部剖视图。
标号的说明
P1上表面(第1面)，P2下表面(第2面)，OP开口，SL长边，TR沟槽，SS短边，5栅极绝缘膜，10半导体衬底，11漂移层，12p型基极区域(第1区域)，13n型发射极区域(第2区域)，14p型接触区域(第3区域)，15n型缓冲层，16p型集电极层(半导体层)，20复合电极，21栅极电极，22连接电极，31发射极电极(第1主电极)，32集电极电极(第2主电极)，91、92IGBT
(半导体装置)。
具体实施方式
下面，基于附图对本发明的实施方式进行说明。此外，在实施方式中，对第1导电型为n型，且与第1导电型不同的第2导电型为p型的情况进行详细说明。上述这样的导电型的选择通常是合适的。然而，也可以是第1导电型为p型且第2导电型为n型。
＜实施方式1＞
(构造)
图1是概略地表示本实施方式1中的IGBT 91(半导体装置)的有源区域处的结构的局部斜视图。此外，在图1中，为了便于观察附图，在半导体衬底10的上表面P1的平坦部之上省略了栅极绝缘膜5的图示。图2是表示IGBT 91的结构的局部斜视图，省略了与包含上述平坦部的平面相比靠上方的结构的图示。图3是表示图2的上表面的局部俯视图。图4是沿图1的线IV－IV的局部剖视图。
本实施方式1的IGBT 91包含半导体衬底10、栅极绝缘膜5(绝缘膜)、栅极电极21、发射极电极31(第1主电极)和集电极电极32(第2主电极)。另外，IGBT 91可以包含多个连接电极22。半导体衬底10具有上表面P1(第1面)和下表面P2(与第1面相反的第2面)。半导体衬底10例如由硅构成。
在上表面P1设置有多个沟槽TR。多个沟槽TR在上表面P1之上各自具有开口OP(图3)。开口OP具有沿长度方向延伸的1对长边SL和将1对长边SL连接的1对短边SS。多个沟槽TR在长度方向和与长度方向交叉的交叉方向上周期性地配置。交叉方向优选为与长度方向正交的方向、即正交方向。在图1～图4所示的例子中，多个沟槽TR具有使配置成条带状的多个直线状图案局部地缺损的图案。具体而言，各直线状图案通过在其延伸方向的中途缺损，从而被分割成彼此分离的多个部分。换言之，仅在配置成条带状的多个直线状图案中的、其延伸方向上的一部分选择性地设置有沟槽TR。如图3所示，可以是不仅长边SL，短边SS也为直线状。在该情况下，开口OP的形状可以为长方形。
半导体衬底10包含漂移层11、p型基极区域12(第1区域)、n型发射极区域13(第2区域)、p型接触区域14(第3区域)和p型集电极层16(半导体层)。半导体衬底10可以还包含n型缓冲层15。
p型基极区域12设置在漂移层11之上。在本实施方式中，在有源区域，p型基极区域12可以设置在整个漂移层11之上。p型基极区域12由到达漂移层11的多个沟槽TR贯穿。
n型发射极区域13远离漂移层11而设置在p型基极区域12之上。n型发射极区域13远离多个沟槽TR的1对长边SL的端部而与1对长边SL接触。n型发射极区域13可以远离多个沟槽TR的1对短边SS。n型发射极区域13具有比漂移层11所具有的杂质浓度高的杂质浓度。
p型接触区域14设置在p型基极区域12之上。p型接触区域14具有比p型基极区域12所具有的杂质浓度高的杂质浓度。
p型集电极层16形成下表面P2的至少一部分，在下表面P2之上与集电极电极32接触。p型集电极层16隔着n型缓冲层15设置在漂移层11的下表面之上。n型缓冲层15的杂质浓度比漂移层11的杂质浓度高。此外，也可以省略n型缓冲层15。
栅极绝缘膜5将沟槽TR的内表面覆盖。栅极绝缘膜可以除了沟槽TR以外，还将半导体衬底10的上表面P1局部地覆盖。
多个栅极电极21隔着栅极绝缘膜5而设置于多个沟槽TR各自中。栅极电极21在沟槽TR内隔着栅极绝缘膜5而与n型发射极区域13及p型基极区域12接触。发射极电极31设置在半导体衬底10的上表面P1之上。发射极电极31远离漂移层11而与n型发射极区域13及p型接触区域14接触。集电极电极32设置在半导体衬底10的下表面P2之上。
多个栅极电极21分别优选沿长度方向具有大于或等于3μm且小于或等于4μm的长度Lg。优选的是，n型发射极区域13在长度方向(图3中的纵向)上分离成多个部分，在长度方向上，上述部分的中心位置与长度Lg的中心位置相同。
IGBT 91可以还包含将多个栅极电极21中的在长度方向上相邻的栅极电极21之间连接的多个连接电极22。在该情况下，如图4所示，栅极绝缘膜5具有将连接电极22与半导体衬底10的上表面P1之间隔开的部分。由多个栅极电极21和多个连接电极22构成复合电极20。复合电极20可以具有在俯视观察(图3)时配置成条带状的多个直线状图案。连接电极22优选由与栅极电极21的材料相同的材料构成。
就IGBT 91而言，在多个沟槽TR中的在长度方向上相邻的沟槽TR之间的区域RS(图3)仅配置有呈p型的半导体区域。具体而言，作为该半导体区域，配置有p型基极区域12。另一方面，就对比例的IGBT 91C(图5)而言，在与上述区域RS(图3)相当的区域的一部分配置有n型发射极区域13。其结果，在与上述区域RS(图3)相当的区域，形成有在面内方向上p型区域及n型区域相对的pn结JC(图5)。通过形成由pn结JC产生的电容，从而栅极电极21与发射极电极31之间的电容变得更大。由此，就对比例的IGBT 91C而言，通断损耗增大。
此外，可以在IGBT 91的有源区域(图1～图4)的外侧的区域，在典型情况下是在外周区域设置耐压构造(未图示)。耐压构造例如通过将保护环、场板及RESURF等组合而构成。
(模拟)
图6是表示实施例中的栅极电极21的长度Lg(图3)与栅极电极21和发射极电极31之间的电容Cge的关系的模拟例的图表。图7是将图6的纵轴的一部分放大后的图表。如箭头A(图6)所示，通过使长度Lg大于或等于3μm，从而电容Cge明显得到抑制。另外，如箭头B(图7)所示，通过使长度Lg小于或等于4μm，从而电容Cge得到抑制。这样，由于电容Cge得到抑制，因此在通断动作时用于向栅极电极21蓄积电荷的时间变短。由此，通断损耗得到抑制。
图8是表示实施例中的栅极电极21的长度Lg与饱和电压Vsat的关系的模拟例的图表。图中，如箭头C所示，通过使长度Lg大于或等于3μm，从而饱和电压Vsat(导通电压)得到抑制。由此，IGBT的稳态损耗得到抑制。
根据以上的模拟结果，通过使长度Lg大于或等于3μm且小于或等于4μm，从而更充分地获得避免导通电压的大幅增加且减小通断损耗的效果。
(制造方法)
接下来，对IGBT 91的制造方法的一个例子进行说明。首先，准备包含成为漂移层11的部分的n型半导体衬底10。
接下来，形成半导体衬底10的上表面P1侧的构造。具体而言，在半导体衬底10的上表面P1侧的表层部选择性地通过离子注入而添加各种杂质。由此，形成p型基极区域12、n型发射极区域13及p型接触区域14。然后，通过选择性地对半导体衬底10的上表面P1进行蚀刻而形成沟槽TR。随后，在设置有沟槽TR的上表面P1之上例如通过热氧化法形成绝缘膜。然后，在该绝缘膜之上例如通过化学气相生长(Chemical Vapor Deposition：CVD)法形成多晶硅。通过照相制版及蚀刻对该绝缘膜及多晶硅进行图案化，从而形成栅极绝缘膜5及复合电极20。随后，以与n型发射极区域13及p型接触区域14接触的方式选择性地形成发射极电极31。
然后，形成半导体衬底10的下表面P2侧的构造。具体而言，通过对半导体衬底10的下表面P2侧进行研磨或蚀刻，从而减小半导体衬底10的厚度。随后，通过向下表面P2之上注入离子，从而形成n型缓冲层15及p型集电极层16。然后，在半导体衬底10的下表面P2之上，作为集电极电极32，通过溅射例如形成Al/Ti/Ni/Au的层叠膜。
由此，获得IGBT 91。
(效果)
根据本实施方式1，多个沟槽TR分别在长度方向(图3中的纵向)上离散地配置。由此，与没有以上述方式配置的情况相比，在沟槽TR内设置的栅极电极21与半导体衬底10隔着栅极绝缘膜5而相对的面积减少。因此，能够抑制栅极电极21与发射极电极31之间的电容Cge。另外，n型发射极区域13远离多个沟槽TR的1对长边SL(图3)的端部。由此，能够将n型发射极区域13远离多个沟槽TR的1对短边SS(图3)而配置。因此，在短边SS附近避免高杂质浓度且呈n型的n型发射极区域13形成pn结JC(图5)。因此，避免形成由pn结JC产生的电容。因此，能够进一步抑制栅极电极21与发射极电极31之间的电容Cge。通过以上述方式抑制电容Cge，从而能够避免导通电压的大幅增加且减小通断损耗。由此，能够减小IGBT的总损耗。
在多个沟槽TR中的在长度方向(图3中的纵向)上相邻的沟槽TR之间仅配置有呈p型的半导体区域，具体而言，仅配置有p型基极区域12。由此，能够在多个沟槽TR中的在长度方向上相邻的沟槽TR之间不形成pn结。因此，避免形成由该pn结产生的电容。因此，能够进一步抑制栅极电极21与发射极电极31之间的电容Cge。
多个栅极电极21分别优选沿长度方向具有大于或等于3μm且小于或等于4μm的长度Lg。在该情况下，根据图6及图7，能够进一步可靠地抑制栅极电极21与发射极电极31之间的电容Cge。另外，根据图8，能够进一步可靠地抑制饱和电压(导通电压)。
多个连接电极22(图1)将多个栅极电极21中的在长度方向上相邻的栅极电极21之间连接。由此，多个栅极电极21中的在长度方向上相邻的栅极电极21的电位大致均匀化。因此，能够抑制IGBT 91内的特性波动。在多个连接电极22由与多个栅极电极21的材料相同的材料构成的情况下，能够将形成它们的工序简化。
＜实施方式2＞
(构造)
图9是概略地表示本实施方式2中的IGBT 92(半导体装置)的有源区域处的结构的局部斜视图。此外，在图9中，为了便于观察附图，在半导体衬底10的上表面P1的平坦部之上省略了栅极绝缘膜5的图示。图10是表示IGBT 92的结构的局部斜视图，且省略了与包含上述平坦部的平面相比靠上方的结构的图示。图11是表示图10的上表面的局部俯视图。图12是沿图9的线XII－XII的局部剖视图。
就本实施方式2的IGBT 92(半导体装置)而言，在有源区域，p型基极区域12仅设置在漂移层11的一部分之上。p型基极区域12可以在长度方向(图11中的纵向)上分离成多个部分。p型基极区域12可以与多个沟槽TR的1对长边SL(图11)的一部分接触，且远离多个沟槽TR的1对短边SS(图11)。p型基极区域12可以仅配置于多个沟槽TR中的在交叉方向(图11中的横向)上相邻的沟槽TR之间。在有源区域，上表面P1中的在漂移层11之上未设置有p型基极区域12的部分可以由漂移层11构成。
此外，对于除了上述以外的结构，由于与上述的实施方式1的结构大致相同，因此，对相同或者相对应的要素标注相同的标号，省略其说明。
(效果)
根据本实施方式2，多个沟槽TR分别在长度方向(图11中的纵向)上离散地配置。由此，与没有以上述方式配置的情况相比，在沟槽TR内设置的栅极电极21与半导体衬底10隔着栅极绝缘膜5而相对的面积减少。因此，能够抑制栅极电极21与发射极电极31之间的电容Cge。另外，p型基极区域12在有源区域，仅设置在漂移层11的一部分之上。由此，与p型基极区域12设置在整个漂移层11之上的情况相比，能够抑制通过p型基极区域12与漂移层11在厚度方向上相对而形成的pn结的面积。因此，避免形成由该pn结产生的电容。因此，能够进一步抑制栅极电极21与发射极电极31之间的电容Cge。通过以上述方式抑制电容Cge，从而能够避免导通电压的大幅增加且减小通断损耗。由此，能够减小IGBT的总损耗。
p型基极区域12可以在长度方向(图11中的纵向)上分离成多个部分。在该情况下，能够在该部分之间不形成p型基极区域12与漂移层11在厚度方向上相对的pn结JD(图4)(参照图12)。
p型基极区域12可以与多个沟槽TR的1对长边SL(图11)的一部分接触，且远离多个沟槽TR的1对短边SS(图11)。由此，能够沿长边SL形成IGBT 92的电流路径，且不会在短边SS附近形成由p型基极区域12和漂移层11产生的pn结。因此，能够通过确保充分的电流路径而进一步抑制导通电压，并且通过抑制由pn结产生的电容增大而进一步减小通断损耗。
p型基极区域12可以仅配置于多个沟槽TR中的在交叉方向(图11中的横向)上相邻的沟槽TR之间。在该情况下，能够进一步缩小p型基极区域12与漂移层11在厚度方向上相对的pn结的面积。因此，能够进一步抑制因pn结产生的电容。
此外，本发明能够在其发明的范围内对各实施方式自由地组合，或者对各实施方式适当地进行变形、省略。

Claims (11)

1.一种半导体装置，其具有半导体衬底，该半导体衬底具有设置有多个沟槽的第1面和与所述第1面相反的第2面，所述多个沟槽分别在所述第1面之上具有开口，该开口具有沿长度方向延伸的1对长边和将所述1对长边连接的1对短边，所述多个沟槽在所述长度方向和与所述长度方向交叉的交叉方向上周期性地配置，
所述半导体衬底包含：
漂移层，其具有第1导电型；
第1区域，其设置在所述漂移层之上，具有与所述第1导电型不同的第2导电型，被所述多个沟槽贯穿；
第2区域，其远离所述漂移层而设置在所述第1区域之上，具有所述第1导电型，具有比所述漂移层所具有的杂质浓度高的杂质浓度，远离所述多个沟槽的所述1对长边的端部而与所述1对长边接触；以及
第3区域，其设置在所述第1区域之上，具有所述第2导电型，具有比所述第1区域所具有的杂质浓度高的杂质浓度，
所述半导体装置还具有：
绝缘膜，其将所述多个沟槽的内表面覆盖；
多个栅极电极，其隔着所述绝缘膜而设置于所述多个沟槽各自中；
第1主电极，其设置在所述半导体衬底的所述第1面之上，远离所述漂移层，与所述第2区域及所述第3区域接触；以及
第2主电极，其设置在所述半导体衬底的所述第2面之上。
2.根据权利要求1所述的半导体装置，其中，
在所述多个沟槽中的在所述长度方向上相邻的沟槽之间仅配置有呈所述第2导电型的半导体区域。
3.根据权利要求2所述的半导体装置，其中，
所述半导体区域为所述第1区域。
4.一种半导体装置，其具有半导体衬底，该半导体衬底具有设置有多个沟槽的第1面和与所述第1面相反的第2面，所述多个沟槽分别在所述第1面之上具有开口，该开口具有沿长度方向延伸的1对长边和将所述1对长边连接的1对短边，所述多个沟槽在所述长度方向和与所述长度方向交叉的交叉方向上周期性地配置，
所述半导体衬底包含：
漂移层，其具有第1导电型；
第1区域，其仅设置在所述漂移层的一部分之上，具有与所述第1导电型不同的第2导电型，被所述多个沟槽贯穿；
第2区域，其远离所述漂移层而设置在所述第1区域之上，具有所述第1导电型，具有比所述漂移层所具有的杂质浓度高的杂质浓度，与所述多个沟槽的所述1对长边接触；以及
第3区域，其设置在所述第1区域之上，具有所述第2导电型，具有比所述第1区域所具有的杂质浓度高的杂质浓度；
所述半导体装置还具有：
绝缘膜，其将所述多个沟槽的内表面覆盖；
多个栅极电极，其隔着所述绝缘膜而设置于所述多个沟槽各自中；
第1主电极，其设置在所述半导体衬底的所述第1面之上，远离所述漂移层，与所述第2区域及所述第3区域接触；以及
第2主电极，其设置在所述半导体衬底的所述第2面之上。
5.根据权利要求4所述的半导体装置，其中，
所述第1区域在所述长度方向上被分离成多个部分。
6.根据权利要求4或5所述的半导体装置，其中，
所述第1区域与所述多个沟槽的所述1对长边的一部分接触，且远离所述多个沟槽的所述1对短边。
7.根据权利要求4至6中任一项所述的半导体装置，其中，
所述第1区域仅配置于所述多个沟槽中的在所述交叉方向上相邻的沟槽之间。
8.根据权利要求1至7中任一项所述的半导体装置，其中，
还具有多个连接电极，该多个连接电极将所述多个栅极电极中的在所述长度方向上相邻的栅极电极之间连接，所述绝缘膜具有将所述多个连接电极与所述半导体衬底之间隔开的部分。
9.根据权利要求8所述的半导体装置，其中，
所述多个连接电极由与所述多个栅极电极的材料相同的材料构成。
10.根据权利要求1至9中任一项所述的半导体装置，其中，
所述多个栅极电极分别沿所述长度方向具有大于或等于3μm且小于或等于4μm的长度。
11.根据权利要求1至10中任一项所述的半导体装置，其中，
所述半导体衬底还具有半导体层，该半导体层在所述第2面之上与所述第2主电极接触，具有所述第2导电型。
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