JPH02288530A - バス通信システム - Google Patents
バス通信システムInfo
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- JPH02288530A JPH02288530A JP2088105A JP8810590A JPH02288530A JP H02288530 A JPH02288530 A JP H02288530A JP 2088105 A JP2088105 A JP 2088105A JP 8810590 A JP8810590 A JP 8810590A JP H02288530 A JPH02288530 A JP H02288530A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/14—Systems for two-way working
- H04N7/15—Conference systems
- H04N7/152—Multipoint control units therefor
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は同期メカニズムを設けられた2本のワイヤが延
びる連続バス通信システムに係る。よく知られるVME
バス構成の実時間適用には、広範で多目的のI10シス
テムが必須である。かかるシステムの最大の機器構成は
、VMSパスラックに配されるよりも多くの入力と出力
を扱うことができる。VMEバスインタフェース論理及
び背面の強力な機能と高い性能は、I10システムでは
通常必要とされず、したがってこれらを設けることの費
用及び複雑さは無駄となる。相当数の入力及び出力が所
望される場合には、連続構成が好ましい。
びる連続バス通信システムに係る。よく知られるVME
バス構成の実時間適用には、広範で多目的のI10シス
テムが必須である。かかるシステムの最大の機器構成は
、VMSパスラックに配されるよりも多くの入力と出力
を扱うことができる。VMEバスインタフェース論理及
び背面の強力な機能と高い性能は、I10システムでは
通常必要とされず、したがってこれらを設けることの費
用及び複雑さは無駄となる。相当数の入力及び出力が所
望される場合には、連続構成が好ましい。
従来の技術
周知の連続バス構成は所謂VMSバスであり、これはス
イス国、ジュネーブ、20,1211゜リュ、デ、バレ
ンベ、3のIEC刊行の1986年12月1日、草案C
2、IEC小委員会47B/28によるrIEc821
バスの連続バス」に説明されている。VMSバスの簡単
な説明は第1a図及び第1b図について示してあり、こ
れらの図はVMSバスの種々の面を説明している。
イス国、ジュネーブ、20,1211゜リュ、デ、バレ
ンベ、3のIEC刊行の1986年12月1日、草案C
2、IEC小委員会47B/28によるrIEc821
バスの連続バス」に説明されている。VMSバスの簡単
な説明は第1a図及び第1b図について示してあり、こ
れらの図はVMSバスの種々の面を説明している。
VMSバスは一方向性クロックライン及び両方向データ
ラインを有する連続バスである。データ交換はデータラ
インの「フレーム」と呼ばれるユニットで発生する;別
々のクロックラインがフレーム中の個々のビットに同期
を与える。−船釣なフレームはヘッダと、タイプコード
と、データフィールドと、ステータスフィールドと、1
個のジャムビットより成る。第1a図はその通常の形を
示し、括弧内はその夫々のビット数である。ヘッダは開
始ビットと、順位コードと、(データフィールド中のデ
ータのソースと転送先をそれぞれ識別する)センダーア
ドレス及びレシーバ−アドレスと、2つの制御ビット(
第1図のD/H)−一方は1個以上のビットが選択され
た場合に「データセンダー」の行動を特定し、他方はヘ
ッダを確認する−を有する。タイプコードはデータフィ
ールドの長さを示す:すなわち0.1.2.4.8、I
6.32バイト、または「キャンセル」 (つまり、「
データセンダー」 「データレシーバ−」のいずれのデ
ータバッファも現在得られない状態)である。ステータ
スフィールドはセンダーアドレスまたはレシーバ−アド
レスを認識するバス上のモジュールがあるかどうか、ま
たそれらが必要な大きさのデータバッファを有するかど
うかを表示する。ジャムピット(通常「0」)はモジュ
ール間の誤ったフレーム同期を検出する:モジュールが
フレームが進行中に開始ビットの発生を検出した場合、
それは、可能なフレームのいずれのものより長いrlJ
の連続シーケンスを発生させる。
ラインを有する連続バスである。データ交換はデータラ
インの「フレーム」と呼ばれるユニットで発生する;別
々のクロックラインがフレーム中の個々のビットに同期
を与える。−船釣なフレームはヘッダと、タイプコード
と、データフィールドと、ステータスフィールドと、1
個のジャムビットより成る。第1a図はその通常の形を
示し、括弧内はその夫々のビット数である。ヘッダは開
始ビットと、順位コードと、(データフィールド中のデ
ータのソースと転送先をそれぞれ識別する)センダーア
ドレス及びレシーバ−アドレスと、2つの制御ビット(
第1図のD/H)−一方は1個以上のビットが選択され
た場合に「データセンダー」の行動を特定し、他方はヘ
ッダを確認する−を有する。タイプコードはデータフィ
ールドの長さを示す:すなわち0.1.2.4.8、I
6.32バイト、または「キャンセル」 (つまり、「
データセンダー」 「データレシーバ−」のいずれのデ
ータバッファも現在得られない状態)である。ステータ
スフィールドはセンダーアドレスまたはレシーバ−アド
レスを認識するバス上のモジュールがあるかどうか、ま
たそれらが必要な大きさのデータバッファを有するかど
うかを表示する。ジャムピット(通常「0」)はモジュ
ール間の誤ったフレーム同期を検出する:モジュールが
フレームが進行中に開始ビットの発生を検出した場合、
それは、可能なフレームのいずれのものより長いrlJ
の連続シーケンスを発生させる。
全モジュールはジャムビット位置でrNを認知し、フレ
ームを拒否し、新しいフレームが開始する前でジャムシ
−ケンスの終わりを待つ。
ームを拒否し、新しいフレームが開始する前でジャムシ
−ケンスの終わりを待つ。
VMSバスはデータラインにより実行される「ワイヤー
ドORJ機能に基づく分散裁定メカニズムを有する。特
定のビット位置のデータラインへの「0」の配置を試み
、データラインがrlJになるのを認識するモジュール
は、裁定過程を失ったと判断し、バスから退く。かくて
、複数のモジュールが同時に一つのフレームで開始した
場合、最高位のモジュールのみが順位フィールドでの裁
定に勝ち残る。この順位を有するモジュールが一個以上
の場合には、最高のセンダーアドレスを有するもののみ
が裁定の次段階を生き残る。必要に応じてこれが続く。
ドORJ機能に基づく分散裁定メカニズムを有する。特
定のビット位置のデータラインへの「0」の配置を試み
、データラインがrlJになるのを認識するモジュール
は、裁定過程を失ったと判断し、バスから退く。かくて
、複数のモジュールが同時に一つのフレームで開始した
場合、最高位のモジュールのみが順位フィールドでの裁
定に勝ち残る。この順位を有するモジュールが一個以上
の場合には、最高のセンダーアドレスを有するもののみ
が裁定の次段階を生き残る。必要に応じてこれが続く。
単一のラック内では、VMSパスは背面の2つのトラッ
クに沿って延びる:つまり、5ERCLKと5ERDA
T”である。ここで、アスタリスクは反転信号値を示す
ものと理解される。背面は最高21ボードを有し、夫々
は「アクセスモジュール」と呼ばれるVMSバスインタ
フェースを有する。最高32ラツクが「延長VMSバス
」によりリンクされる。このリンクはEIA R3−
485基準に従って信号EXTCLK及びEXTDAT
を流す2本の捩れ伝送ラインより成る。「ブリッジ」素
子は、EXTCLKを5ERCLK。
クに沿って延びる:つまり、5ERCLKと5ERDA
T”である。ここで、アスタリスクは反転信号値を示す
ものと理解される。背面は最高21ボードを有し、夫々
は「アクセスモジュール」と呼ばれるVMSバスインタ
フェースを有する。最高32ラツクが「延長VMSバス
」によりリンクされる。このリンクはEIA R3−
485基準に従って信号EXTCLK及びEXTDAT
を流す2本の捩れ伝送ラインより成る。「ブリッジ」素
子は、EXTCLKを5ERCLK。
EXTDATを5ERDAT”に変換するため、ラック
が延長VMSバスに接続される全地点で必要とされる。
が延長VMSバスに接続される全地点で必要とされる。
ブリッジ素子は完全透過性である;アクセスモジュール
はそれらが延長システムのどの部分に位置するかにかか
わりなく、裁定過程及びフレームの残りに参与しうる。
はそれらが延長システムのどの部分に位置するかにかか
わりなく、裁定過程及びフレームの残りに参与しうる。
アクセスモジュールは、どのフレームも進行中でない場
合にのみ新しいフレームを開始することができる。した
がって、全モジュールは、それらがフレームに能動的に
参与しない場合でも、バス上の各フレームの進行を追跡
しなければならない。
合にのみ新しいフレームを開始することができる。した
がって、全モジュールは、それらがフレームに能動的に
参与しない場合でも、バス上の各フレームの進行を追跡
しなければならない。
全モジュールのこの「フレームモニター」機能が依然と
して正しく作用することを絶えずチエツクするため、開
始ビットは「l」及び「O」の両方から区別可能とされ
る。データラインのワイヤードOR機能についての開始
ビットの「ブーメラン」値は「0」と「1」の間に存在
する。つまリ: 「l」+「開始J=rlに 「開始J + rOJ = r開始」 この区別のため、VMSパスクロツタ信号はビットにつ
き4つの転換を与えられ、その転換は第1b図に名称が
つけられている。Cl−8lインターバルはC2−82
インターバルよりも長い一定の数であることが保証され
る。この差異は、適切なビット同期を維持するために全
モジュールが実行しなければならない位相区別機能の基
礎となる。
して正しく作用することを絶えずチエツクするため、開
始ビットは「l」及び「O」の両方から区別可能とされ
る。データラインのワイヤードOR機能についての開始
ビットの「ブーメラン」値は「0」と「1」の間に存在
する。つまリ: 「l」+「開始J=rlに 「開始J + rOJ = r開始」 この区別のため、VMSパスクロツタ信号はビットにつ
き4つの転換を与えられ、その転換は第1b図に名称が
つけられている。Cl−8lインターバルはC2−82
インターバルよりも長い一定の数であることが保証され
る。この差異は、適切なビット同期を維持するために全
モジュールが実行しなければならない位相区別機能の基
礎となる。
第1b図は背面についての信号を示す;延長信号は類似
する。データ出力はCIと02で変えられ、入力はSl
と82でサンプル化される。
する。データ出力はCIと02で変えられ、入力はSl
と82でサンプル化される。
VMSの利点
示されたシステムは以下のような種々の興味深い特徴と
利点を有するニ −1023データセンダー(入力)及び1023データ
レシーバ−(出力)のアドレスレンジ。このレンジは大
規模なI10システムにも充分であり、なお多数のアド
レスを他の様式の移送−ステータス及び制御メツセージ
、同報通信、自己識別メツセージ、I10モジュール用
内部再プログラミング情報を有するメツセージ等−のた
めに取っておくことができる。
利点を有するニ −1023データセンダー(入力)及び1023データ
レシーバ−(出力)のアドレスレンジ。このレンジは大
規模なI10システムにも充分であり、なお多数のアド
レスを他の様式の移送−ステータス及び制御メツセージ
、同報通信、自己識別メツセージ、I10モジュール用
内部再プログラミング情報を有するメツセージ等−のた
めに取っておくことができる。
一多数のラックに延長することができる(最高32まで
);シたがって、延長可能の論理アドレス空間は自由な
地理的余裕と調和する。さらに、バスの連続性と延長バ
スの高品質は分散I10システムの中核として適切であ
る。
);シたがって、延長可能の論理アドレス空間は自由な
地理的余裕と調和する。さらに、バスの連続性と延長バ
スの高品質は分散I10システムの中核として適切であ
る。
一簡単な背面と比較的簡単で安いインタフェース論理し
か必要とせず、低コストI10システムが実現可能であ
る。
か必要とせず、低コストI10システムが実現可能であ
る。
一フレーム長は可変で比較的短い(最大32データバイ
ト);I10システムで必要な迅速なアクセスと短時間
の移送に便利である。極めて短時間の移送についてさえ
も、オーバヘッドは禁止されない:33ビットである。
ト);I10システムで必要な迅速なアクセスと短時間
の移送に便利である。極めて短時間の移送についてさえ
も、オーバヘッドは禁止されない:33ビットである。
一分散裁定機構は、簡単なI10モジ、ニールについて
も、かなりの程度の自主性を可能にする。フレームの期
間中にバスマスクになることは簡単であり、衝突の危険
を全く伴わず、トークンの移行に時間をとることもない
。かくて、たとえばその入力での変化状況を検出するよ
うに設計された入力ボードはこの情報をそれ自身のイニ
シアチブでCPUに簡単に送ることができ、CPUに割
り込みリクエストを送ったりポールされるのを辛抱強く
待ったりすることはない。
も、かなりの程度の自主性を可能にする。フレームの期
間中にバスマスクになることは簡単であり、衝突の危険
を全く伴わず、トークンの移行に時間をとることもない
。かくて、たとえばその入力での変化状況を検出するよ
うに設計された入力ボードはこの情報をそれ自身のイニ
シアチブでCPUに簡単に送ることができ、CPUに割
り込みリクエストを送ったりポールされるのを辛抱強く
待ったりすることはない。
一他の便利な特徴は「リードフレーム」の構想である:
CPUは入力ボードをポールするフレームを開始するこ
とができ、入力ボードは同一のフレームのデータフィー
ルド中にそのデータを提供することができる。CPUか
らのリクエストフレームに続いて入力ボードからのデー
タを有するアンサ−フレームがあるという伝統的かつ時
間のかかる手続はかくて回避しつる。
CPUは入力ボードをポールするフレームを開始するこ
とができ、入力ボードは同一のフレームのデータフィー
ルド中にそのデータを提供することができる。CPUか
らのリクエストフレームに続いて入力ボードからのデー
タを有するアンサ−フレームがあるという伝統的かつ時
間のかかる手続はかくて回避しつる。
VMSの欠点
さらなる調査の結果、種々の欠点も明らかとなったニ
ーデータラインの両方向性は光ファイバとしての実施に
は不適切である。
は不適切である。
−適当なビット同期を維持するための各モジュール上に
必要なりロック移送弁別器はI10ボードの複雑さを増
大させる。
必要なりロック移送弁別器はI10ボードの複雑さを増
大させる。
−VMSバス用の現行のLSIサポートはシグネティッ
クスコーポレーションにより独占的に製造される一組の
2個5の特殊集積回路の形式をとるニーつ(SC868
173)はフレームプロトコル用、もう一つ(SC86
8171)はクロック位相判別用である。これはVMS
バスの適用をIC製造業者の供給方針に対して脆弱にす
るものである:各ボードレベルの生産物は両(出所を−
にする)ICの継続性に依存する。
クスコーポレーションにより独占的に製造される一組の
2個5の特殊集積回路の形式をとるニーつ(SC868
173)はフレームプロトコル用、もう一つ(SC86
8171)はクロック位相判別用である。これはVMS
バスの適用をIC製造業者の供給方針に対して脆弱にす
るものである:各ボードレベルの生産物は両(出所を−
にする)ICの継続性に依存する。
−単一背面機器構成では、バスタイミングは非常に詰ま
っており、高速度で高電流のドライバを必要とする。か
かるドライバの電磁干渉放射レベルは益々厳しくなるE
MC基準と相客れないと思われる。
っており、高速度で高電流のドライバを必要とする。か
かるドライバの電磁干渉放射レベルは益々厳しくなるE
MC基準と相客れないと思われる。
一延長VMSバスでは、ビットタイムは片道移動時間の
約20倍に等しくなる。対照的に、プロトコル及び裁定
メカニズムについては理論上のビットタイムは片道移動
時間の2倍を越える必要はない。この伝送容量の「浪費
」は、理論上のビット速度でさえも衝突検出またはトー
クン移動に係るプロトコルに可能なビット速度よりも計
数lOまたはそれ以上に遅いという事実に鑑みると、特
に苦しいものとなる。
約20倍に等しくなる。対照的に、プロトコル及び裁定
メカニズムについては理論上のビットタイムは片道移動
時間の2倍を越える必要はない。この伝送容量の「浪費
」は、理論上のビット速度でさえも衝突検出またはトー
クン移動に係るプロトコルに可能なビット速度よりも計
数lOまたはそれ以上に遅いという事実に鑑みると、特
に苦しいものとなる。
−VMSバスでは、データの完全性を確実にし伝送エラ
ーを検出することは最小とされる。延長バスで満たされ
たR3−485基準が電磁干渉に対し相当に強力であっ
たとしても、データ完全性についてのチエツクの基本的
性質は、バスで耐雑音性を与えるためにとられる手段の
有効性においては盲目的信用に等しい。また、EXTD
ATラインの両方向性はファイバーオプティックスの適
用、ひいては最適な耐雑音性の獲得を困難ないしは不可
能にする。
ーを検出することは最小とされる。延長バスで満たされ
たR3−485基準が電磁干渉に対し相当に強力であっ
たとしても、データ完全性についてのチエツクの基本的
性質は、バスで耐雑音性を与えるためにとられる手段の
有効性においては盲目的信用に等しい。また、EXTD
ATラインの両方向性はファイバーオプティックスの適
用、ひいては最適な耐雑音性の獲得を困難ないしは不可
能にする。
一16ビツトI10ボードへ向けたまたはそれからのデ
ータ移送につき、33ビツトオーバヘツドは可能なデー
タ速度の3分の2の実効損失を意味する。伝統的I10
システムでは、従来型平行バスは考え得るI10移送に
充分な速度を有していた。しかし、連続バスにより、移
送速度は適用するものによっては充分でない可能性が出
てきている。計数3の速度損失は、VMSバスを使用で
きないI10適用の確率を相当に高めることを意味する
。対照的に、他の適用については、重要なのは速度では
なく、最大時間内にアクセスを確実にする能力である。
ータ移送につき、33ビツトオーバヘツドは可能なデー
タ速度の3分の2の実効損失を意味する。伝統的I10
システムでは、従来型平行バスは考え得るI10移送に
充分な速度を有していた。しかし、連続バスにより、移
送速度は適用するものによっては充分でない可能性が出
てきている。計数3の速度損失は、VMSバスを使用で
きないI10適用の確率を相当に高めることを意味する
。対照的に、他の適用については、重要なのは速度では
なく、最大時間内にアクセスを確実にする能力である。
つまり、個々のスターベーションは防止されなければな
らない。VMSバスの順位メカニズムは、たとえ公式の
仕様書に示された実施がなされたとしても、この目的を
達することはできない。
らない。VMSバスの順位メカニズムは、たとえ公式の
仕様書に示された実施がなされたとしても、この目的を
達することはできない。
発明の概要
本発明の目的はとりわけ、公式VMSバス仕様に対して
いくつかの比較的小さい−しかし広範囲の一変更を加え
ることにより、また該仕様にいくつかの追加規則−とり
わけ伝送速度を計数lOだけ上昇させること−を加える
ことにより、有利な特徴を失わずに上記の欠点を除去す
ることにある。
いくつかの比較的小さい−しかし広範囲の一変更を加え
ることにより、また該仕様にいくつかの追加規則−とり
わけ伝送速度を計数lOだけ上昇させること−を加える
ことにより、有利な特徴を失わずに上記の欠点を除去す
ることにある。
その−側面によると、第1二レベル一方向性媒体素子ま
たはワイヤと、第2二レベル一方向性媒体素子またはワ
イヤとより成り、第1ワイヤに自己クロック二価情報パ
ケットを送る再送信手段を有するエコーバッファ局とよ
り成り、該情報パケットをその値に関して問い合わせる
該クロックパルスの制御下において該情報パケットから
クロックパルスを抽出するクロック抽出手段を有する少
なくとも一つの周辺局と、該問い合わせの後に該第2ワ
イヤに自己決定型非自己クロック2進情報値を与える送
信手段とより成り、該第2ワイヤは受信された2進情報
値の制御下で総合2進情報値を提供するワイヤード論理
機能を有し、該エコーバッファ局は、該エコーバッファ
局からの該情報パケットの及び該2進情報値の該エコー
バッファ局への最大予定伝送時間よりも長い該送信につ
いての所定の遅延で、そこで優勢な2進情報値を、次順
の自己クロック二価情報パケットでコピーするために問
い合わせる遅延手段を有する通信バスシステムを提供す
るという点において、本発明は上記の目的を達成する。
たはワイヤと、第2二レベル一方向性媒体素子またはワ
イヤとより成り、第1ワイヤに自己クロック二価情報パ
ケットを送る再送信手段を有するエコーバッファ局とよ
り成り、該情報パケットをその値に関して問い合わせる
該クロックパルスの制御下において該情報パケットから
クロックパルスを抽出するクロック抽出手段を有する少
なくとも一つの周辺局と、該問い合わせの後に該第2ワ
イヤに自己決定型非自己クロック2進情報値を与える送
信手段とより成り、該第2ワイヤは受信された2進情報
値の制御下で総合2進情報値を提供するワイヤード論理
機能を有し、該エコーバッファ局は、該エコーバッファ
局からの該情報パケットの及び該2進情報値の該エコー
バッファ局への最大予定伝送時間よりも長い該送信につ
いての所定の遅延で、そこで優勢な2進情報値を、次順
の自己クロック二価情報パケットでコピーするために問
い合わせる遅延手段を有する通信バスシステムを提供す
るという点において、本発明は上記の目的を達成する。
本発明はまた、上記の通信システムに用いるエコーバッ
ファ局、周辺局、ブリッジ素子、アクセスモジュールに
も係る。
ファ局、周辺局、ブリッジ素子、アクセスモジュールに
も係る。
本発明の他の利点は、夫々の従属請求項において列挙さ
れている。
れている。
構成説明
まず、本発明の使用の便宜のため、VMSシステムにつ
いての一連の構成的変化を以下に示す。
いての一連の構成的変化を以下に示す。
まず第一に、起こりつる偶発的送信エラーの検出のため
に数個のビットがフレームに加えられ、偶発的送信エラ
ーによるモジュールの誤動作を確実に防止するために数
個の規則がモジュールの動作要件に加えられる。これら
の規則はまた、送信エラーがシステムの一部のみに及ん
だ場合であっても、I10システム全体が不変であるよ
うにする。
に数個のビットがフレームに加えられ、偶発的送信エラ
ーによるモジュールの誤動作を確実に防止するために数
個の規則がモジュールの動作要件に加えられる。これら
の規則はまた、送信エラーがシステムの一部のみに及ん
だ場合であっても、I10システム全体が不変であるよ
うにする。
すなわち、送信エラーを検出しフレームを拒否するモジ
ュールがあっても、送信エラーを検出しなかったものを
含むその他のモジュールは、この拒否を感知すべきであ
る。
ュールがあっても、送信エラーを検出しなかったものを
含むその他のモジュールは、この拒否を感知すべきであ
る。
VMSバスの特殊な性質のために、この自明の事実を明
らかにしておく必要がある。一つのフレームの異なる部
分は異なったモジュールによる作用を受ける。ヘッダは
「ヘッダ・センダー」、タイプコード及びデータ及びス
テータスの一部は「データ・センダー」、残りのステー
タスは「デー7り・レシーバ−」により作用される。結
果として、完全なフレームの形を前もって認識するモジ
ュールはなく、正しいフレームにとって適切なノ(リテ
ィビット値を計算できるモジュールもない。
らかにしておく必要がある。一つのフレームの異なる部
分は異なったモジュールによる作用を受ける。ヘッダは
「ヘッダ・センダー」、タイプコード及びデータ及びス
テータスの一部は「データ・センダー」、残りのステー
タスは「デー7り・レシーバ−」により作用される。結
果として、完全なフレームの形を前もって認識するモジ
ュールはなく、正しいフレームにとって適切なノ(リテ
ィビット値を計算できるモジュールもない。
ここで変化として、パリティビットは第2図に示される
二ケ所に加えられ、当初1個であったジャムビットは倍
加される。フレーム構成は望ましくはある特定の周辺局
に割り当てられる。実際の機器構成においてはこれは中
央処理装置であり、周辺局という語はここでは通常のエ
コーバッファ局に対する区別を示すものである。この中
央処理装置はヘッダアイテムもタイプアイテム(及びタ
イプパリティ)も発生させる。データは勿論、通信に参
与する周辺局により発生する。ここで、フレームに能動
的に関与する周辺局またはモジュールが送信エラーを検
出したことが確実な場合は、常に、それはジャムシ−ケ
ンスを生じさせ、全モジュールがフレームを拒否するよ
うにし、必要な場合にはフレーム同期を再生させる。ジ
ャムピットの倍加は多くのエラーカテゴリーを回避する
ことが知られている。
二ケ所に加えられ、当初1個であったジャムビットは倍
加される。フレーム構成は望ましくはある特定の周辺局
に割り当てられる。実際の機器構成においてはこれは中
央処理装置であり、周辺局という語はここでは通常のエ
コーバッファ局に対する区別を示すものである。この中
央処理装置はヘッダアイテムもタイプアイテム(及びタ
イプパリティ)も発生させる。データは勿論、通信に参
与する周辺局により発生する。ここで、フレームに能動
的に関与する周辺局またはモジュールが送信エラーを検
出したことが確実な場合は、常に、それはジャムシ−ケ
ンスを生じさせ、全モジュールがフレームを拒否するよ
うにし、必要な場合にはフレーム同期を再生させる。ジ
ャムピットの倍加は多くのエラーカテゴリーを回避する
ことが知られている。
上述のような送信エラーの多目的修復手続きが導入され
、同時にフレーム間の1と0の任意の順序(当初のVM
Sバス仕様では許容されている)が抑止されると、誤っ
た開始ビットを別々に検出する必要はなくなる。したが
って、特殊開始ビットの必要もなくなる。「長」及び「
短」パルスを有する複雑なりロック信号は従来のクロッ
クに回帰させられる;特殊開始ビットは「通常の」 1
及び0より成る開始ビットにより置き換えられる。
、同時にフレーム間の1と0の任意の順序(当初のVM
Sバス仕様では許容されている)が抑止されると、誤っ
た開始ビットを別々に検出する必要はなくなる。したが
って、特殊開始ビットの必要もなくなる。「長」及び「
短」パルスを有する複雑なりロック信号は従来のクロッ
クに回帰させられる;特殊開始ビットは「通常の」 1
及び0より成る開始ビットにより置き換えられる。
送信エラーを免れまたジャムシ−ケンスを正しく取り扱
うため、−個の「l」でないコードが必要とされる。第
3図に示される如く、データ出力はC転換で変わり、入
力はS転換で抽出される。データ信号は可能な開始コー
ドの例を示す。
うため、−個の「l」でないコードが必要とされる。第
3図に示される如く、データ出力はC転換で変わり、入
力はS転換で抽出される。データ信号は可能な開始コー
ドの例を示す。
これら変化の結果として、以下が達成される。
−個々のモジュールはもはやクロック位相弁別器を必要
としない。
としない。
−バスへのインタフェースは2個でなく1個の特殊なI
CLか必要とせず、製造業者の供給方針への気遣いを軽
減し、応用志向の設計者がそのASIC(応用志向集積
回路)アプローチにつき決定する際の限界点を低くする
。
CLか必要とせず、製造業者の供給方針への気遣いを軽
減し、応用志向の設計者がそのASIC(応用志向集積
回路)アプローチにつき決定する際の限界点を低くする
。
一単一背面構成においては、バスタイミングは同一のビ
ット速度を維持しさらにはビット速度を幾分増大させつ
つ、緩和される。かくて、干渉の放出レベルを減少させ
るために何らかのスロープコントロールが導入されたり
、及び/又は、ASIC設計を容易にするために、緩和
されたタイミングがモジュールに伝えられる。
ット速度を維持しさらにはビット速度を幾分増大させつ
つ、緩和される。かくて、干渉の放出レベルを減少させ
るために何らかのスロープコントロールが導入されたり
、及び/又は、ASIC設計を容易にするために、緩和
されたタイミングがモジュールに伝えられる。
一延在バスでは一方向移動時間の2倍である最少限度に
極めて近いビットタイムが得られる;上記の安全率2は
非常に良好な安全余裕に帰着する;2.30パーセント
で充分であろう; (実質的均一性が実用的なことが多
い)。これら3つの場合の夫々において、ビット速度は
(同一の機器構成で)従来技術のそれを相当に上回るこ
とになろう。
極めて近いビットタイムが得られる;上記の安全率2は
非常に良好な安全余裕に帰着する;2.30パーセント
で充分であろう; (実質的均一性が実用的なことが多
い)。これら3つの場合の夫々において、ビット速度は
(同一の機器構成で)従来技術のそれを相当に上回るこ
とになろう。
−送信媒体の品質は継続的に監視される。しかし、シス
テムの不変性は1ビツトエラーについてしか保証されな
いため、送信媒体の品質はマルチビットエラーの可能性
を無視できるほど小さくするのに充分な程度でなければ
ならない。これらの条件下で、データの完全性が確保さ
れる。
テムの不変性は1ビツトエラーについてしか保証されな
いため、送信媒体の品質はマルチビットエラーの可能性
を無視できるほど小さくするのに充分な程度でなければ
ならない。これらの条件下で、データの完全性が確保さ
れる。
追加規則
モジュールにつき極めて少ない数のビットを伴うデータ
伝送におけるオーバーヘッドの不利な条件を軽減するた
めに、「スロット応答」原理が導入されうる。フレーム
のデータフィールドは複数のスロットに分割される。中
央処理装置により可変または不変フォーマットで発生さ
せられたヘッダ及びタイプコード情報から、周辺局また
はアクセスモジュールはそれが現行フレームに参与する
よう選択されるかどうか、もしそうであれば、データフ
ィールドのどの部分にそれがスロットを発見できるかを
計算する。たとえば、タイプ情報はスロットの数を特定
し、全アクセスモジュールは特定のスロット番号を割り
当てた。■スロットフレームでは、去ジュールはそれが
特にアドレスされるまで待機しなければならない。その
割り当てられたスロットが通ると、モジュールはデータ
をその中に蓄積したりそこから引き出したりする。
伝送におけるオーバーヘッドの不利な条件を軽減するた
めに、「スロット応答」原理が導入されうる。フレーム
のデータフィールドは複数のスロットに分割される。中
央処理装置により可変または不変フォーマットで発生さ
せられたヘッダ及びタイプコード情報から、周辺局また
はアクセスモジュールはそれが現行フレームに参与する
よう選択されるかどうか、もしそうであれば、データフ
ィールドのどの部分にそれがスロットを発見できるかを
計算する。たとえば、タイプ情報はスロットの数を特定
し、全アクセスモジュールは特定のスロット番号を割り
当てた。■スロットフレームでは、去ジュールはそれが
特にアドレスされるまで待機しなければならない。その
割り当てられたスロットが通ると、モジュールはデータ
をその中に蓄積したりそこから引き出したりする。
フレームのデータフィールドが最大の大きさたる32バ
イトを割り当てられたとすると、16個の16ビツトモ
ジユールがこのフレームに参与することができ、効果的
なデータ速度は30%から約87%まで増大する。第4
a図及び第4b図を参照するに、第4a図は16153
=30%のようなフレームについての単一I10ボード
についてのデータ効率を示す。第4b図は16X16/
293=87%のようなlフレームにおける16のI1
0ボードの場合についての「スロット応答」を通じた効
率での利得を示す。ここで、ヘッダは3ビツト開始コー
ドを備えていると想定される;タイプコードはパリティ
ピットを有する:トレイラー(T R)はパリティピッ
トと、ステータスフィールドと、2個のジャムピットよ
り成る。
イトを割り当てられたとすると、16個の16ビツトモ
ジユールがこのフレームに参与することができ、効果的
なデータ速度は30%から約87%まで増大する。第4
a図及び第4b図を参照するに、第4a図は16153
=30%のようなフレームについての単一I10ボード
についてのデータ効率を示す。第4b図は16X16/
293=87%のようなlフレームにおける16のI1
0ボードの場合についての「スロット応答」を通じた効
率での利得を示す。ここで、ヘッダは3ビツト開始コー
ドを備えていると想定される;タイプコードはパリティ
ピットを有する:トレイラー(T R)はパリティピッ
トと、ステータスフィールドと、2個のジャムピットよ
り成る。
個々のスターベーションを防止するため、以下の規則が
公式化される:裁定を勝ち取ったばかりのモジュールは
、下位のフレームの発生を検出するか、もしくはバスが
アイドルであることを検出するまでの間は、新しいフレ
ームへの試みを開始しない。この規則の結果として、固
定されていると想定される特定順位レベルのモジュール
全ては、交替する。特定順位レベルでの各交替中に、低
順位の1フレームにつき空間が得られる。この低順位レ
ベルでのモジュールも全て交替し、なお低順位のモジュ
ールに空間を残す。これは全モジュールが少な(とも−
交替するまで続く。高順位のモジュールは低順位のそれ
らよりも多くの交替を経験するであろう;各モジュール
のアクセスタイムは決定的であり順位レベルに指数的に
依存する。
公式化される:裁定を勝ち取ったばかりのモジュールは
、下位のフレームの発生を検出するか、もしくはバスが
アイドルであることを検出するまでの間は、新しいフレ
ームへの試みを開始しない。この規則の結果として、固
定されていると想定される特定順位レベルのモジュール
全ては、交替する。特定順位レベルでの各交替中に、低
順位の1フレームにつき空間が得られる。この低順位レ
ベルでのモジュールも全て交替し、なお低順位のモジュ
ールに空間を残す。これは全モジュールが少な(とも−
交替するまで続く。高順位のモジュールは低順位のそれ
らよりも多くの交替を経験するであろう;各モジュール
のアクセスタイムは決定的であり順位レベルに指数的に
依存する。
例として、アドレス5.4.3.2、lと各順位レベル
2.2.1.1,0を有する5つのボードを考えてみる
。すべてのボードが間断なくデータを伝送したいとする
。上記の規則の下でそれらがバスへのアクセスを得る順
序及び種々のモジュール間でのバス伝送容量の分配は、
第5図に示される。これは保証スループット原理である
。記号”−”は、順位レベルでのいかなるモジュールも
バスへのアクセスを得る資格がないことを示す。
2.2.1.1,0を有する5つのボードを考えてみる
。すべてのボードが間断なくデータを伝送したいとする
。上記の規則の下でそれらがバスへのアクセスを得る順
序及び種々のモジュール間でのバス伝送容量の分配は、
第5図に示される。これは保証スループット原理である
。記号”−”は、順位レベルでのいかなるモジュールも
バスへのアクセスを得る資格がないことを示す。
記号”−1″はバスへのアクセスを得られるモジュール
は一切存在しないことを示す。したがって、バスは空と
なる。
は一切存在しないことを示す。したがって、バスは空と
なる。
実施例
第6図は本発明による通信システムのブロック系統図で
ある。本システムの中心は2本のワイヤが延びる連続バ
ス2 B/30である。一方向性バスワイヤ28は組合
せクロック及び順方向データ信号を流し、一方向性バス
ワイヤ30は逆方向データ信号を流す。ここでの一方向
性とは問題のバスワイヤが単一の送信局を有するか、も
しくは単一の受信局を有することを意味する。組み合わ
せて採用された2本のワイヤは勿論、複数の送信局も複
数の受信局も許容する。バスは一方で機能上受動的なエ
コーバッファ局20に取り付けられる。
ある。本システムの中心は2本のワイヤが延びる連続バ
ス2 B/30である。一方向性バスワイヤ28は組合
せクロック及び順方向データ信号を流し、一方向性バス
ワイヤ30は逆方向データ信号を流す。ここでの一方向
性とは問題のバスワイヤが単一の送信局を有するか、も
しくは単一の受信局を有することを意味する。組み合わ
せて採用された2本のワイヤは勿論、複数の送信局も複
数の受信局も許容する。バスは一方で機能上受動的なエ
コーバッファ局20に取り付けられる。
他方、それはそのうちの一つがブラックボックス53と
して示された周辺ラックまたはキャビネット局に接続さ
れる。さらに、かかるラックまたはキャビネット局は物
理的に別々のアクセスモジュール42.44.52.5
4に細分される。連続して延びるバスとブラックボック
スのインタフェースはブリッジ素子32.34で表され
る。ラックまたはキャビネット局中での相互接続手段は
3ワイヤ連続である。そこにおいて、ワイヤ36.46
はクロック信号を送り、38及び4Bは順方向データ信
号を送る。ワイヤの対36/38または46/48はか
くて協働ブリッジ素子32.34へのワイヤ28で現れ
る信号と適合する。
して示された周辺ラックまたはキャビネット局に接続さ
れる。さらに、かかるラックまたはキャビネット局は物
理的に別々のアクセスモジュール42.44.52.5
4に細分される。連続して延びるバスとブラックボック
スのインタフェースはブリッジ素子32.34で表され
る。ラックまたはキャビネット局中での相互接続手段は
3ワイヤ連続である。そこにおいて、ワイヤ36.46
はクロック信号を送り、38及び4Bは順方向データ信
号を送る。ワイヤの対36/38または46/48はか
くて協働ブリッジ素子32.34へのワイヤ28で現れ
る信号と適合する。
最後に、ワイヤ40.50は逆方向データを送る。夫々
のキャビネットまたはラック局によりそのブリッジ素子
32、’34を介して与えられた逆方向データは以下に
説明する如く、バスワイヤ30上の逆方向データと結合
する。エコーバッファ局20内部で、エコーバッファ2
6はワイヤ30上の夫々の信号要素を受信する。その出
力は同様に、ワイヤ28に送信する。クロック素子24
は素子26と並列であり、これもバスワイヤ28に送信
する。エコーバッファ局の表示は回路に関してではなく
、機能に関してなされている。回路に関しては、以下に
第8図について詳述する。
のキャビネットまたはラック局によりそのブリッジ素子
32、’34を介して与えられた逆方向データは以下に
説明する如く、バスワイヤ30上の逆方向データと結合
する。エコーバッファ局20内部で、エコーバッファ2
6はワイヤ30上の夫々の信号要素を受信する。その出
力は同様に、ワイヤ28に送信する。クロック素子24
は素子26と並列であり、これもバスワイヤ28に送信
する。エコーバッファ局の表示は回路に関してではなく
、機能に関してなされている。回路に関しては、以下に
第8図について詳述する。
′示された構成はラックまたはキャビネット局の数もし
くはかかる局内でのアクセスモジュールの数に拘束され
ない。特に、アクセス局は作動局、測定局、及びモジュ
ール間通信機能を必要とするその他の局でよい。それら
は、必要な程度の複雑さの局地的データ処理・データ蓄
積・データ表示設備を有する。原則として、■またはそ
れ以上のかかるアクセスモジュールは別の相互通信バス
システムへのインタフェースとして機能する。さらに、
数個のアクセスモジュールはサブセットとして自動装置
または複雑な測定装置のような一使用者機能についての
送信要件を満たすよう、組合せて機能する。
くはかかる局内でのアクセスモジュールの数に拘束され
ない。特に、アクセス局は作動局、測定局、及びモジュ
ール間通信機能を必要とするその他の局でよい。それら
は、必要な程度の複雑さの局地的データ処理・データ蓄
積・データ表示設備を有する。原則として、■またはそ
れ以上のかかるアクセスモジュールは別の相互通信バス
システムへのインタフェースとして機能する。さらに、
数個のアクセスモジュールはサブセットとして自動装置
または複雑な測定装置のような一使用者機能についての
送信要件を満たすよう、組合せて機能する。
第7図は第6図のシステムで生じる種々の信号のタイミ
ング図である;ここで、実際の通信は一対一または一対
多と想定される:複数のソースから発した信号の裁定ま
たは信号合成は無視される。
ング図である;ここで、実際の通信は一対一または一対
多と想定される:複数のソースから発した信号の裁定ま
たは信号合成は無視される。
種々のトレースにおいて、トレース68はブリッジ素子
のうちの一つでワイヤ28に到達した特定のビットの信
号形を示す。本実施例では、バスワイヤ30.40.5
0はトレース76.78.80上でワイヤードOR機能
の実現を可能にする。
のうちの一つでワイヤ28に到達した特定のビットの信
号形を示す。本実施例では、バスワイヤ30.40.5
0はトレース76.78.80上でワイヤードOR機能
の実現を可能にする。
すなわち、能動的、l、または高い信号化を生じさせる
信号源は、同じワイヤでの他のいずれかまたは全ての信
号源により、同時発生の受動的、0、または低い信号化
を不明瞭にする。原則として、連続して延びるバス28
/30は光フアイバ技術またはガルバニックワイヤ技術
において実現される;3本ワイヤ連続バス36/38/
40及び46/48150にもこれが適用されるが、こ
こではガルバニックワイヤが最適と思われる。光学にお
けるワイヤーFORの実現は、発生した光がその存在で
暗状態を終了させる限りにおいては、伝統的なものであ
る;ガルバニックにおいては、ワイヤードORの実施は
カソードホロワ手段及び他の従来型電子回路機構により
なされる。ガルバニックワイヤリングによる実現では、
勿論信号レベルは、−ワイヤードORからワイヤードA
ND構成への切換えと組み合わせて、反転させることが
できる。かかる切換え自体は、伝統的なものである。
信号源は、同じワイヤでの他のいずれかまたは全ての信
号源により、同時発生の受動的、0、または低い信号化
を不明瞭にする。原則として、連続して延びるバス28
/30は光フアイバ技術またはガルバニックワイヤ技術
において実現される;3本ワイヤ連続バス36/38/
40及び46/48150にもこれが適用されるが、こ
こではガルバニックワイヤが最適と思われる。光学にお
けるワイヤーFORの実現は、発生した光がその存在で
暗状態を終了させる限りにおいては、伝統的なものであ
る;ガルバニックにおいては、ワイヤードORの実施は
カソードホロワ手段及び他の従来型電子回路機構により
なされる。ガルバニックワイヤリングによる実現では、
勿論信号レベルは、−ワイヤードORからワイヤードA
ND構成への切換えと組み合わせて、反転させることが
できる。かかる切換え自体は、伝統的なものである。
ここで、トレース68は通常ローすなわちオフである。
その情報部は2つの部分67.69より成る。部分67
は初めはハイで同期上昇エツジを示す。論理ゼロについ
て部分69はローであり、部分67と69の間に下降エ
ツジを作る。論理Iについては部分69はハイであり、
その終端近くで下降エツジを作る。さしあたり、このビ
ットセルに含まれる情報の出所は無視される。
は初めはハイで同期上昇エツジを示す。論理ゼロについ
て部分69はローであり、部分67と69の間に下降エ
ツジを作る。論理Iについては部分69はハイであり、
その終端近くで下降エツジを作る。さしあたり、このビ
ットセルに含まれる情報の出所は無視される。
該ブリッジ素子は内部遅延tfbを有し、これは当初の
トレース68の遅延された型であるがその他は不変であ
る70が内部で得られるようにする。ブリッジ素子はた
とえば変圧器または電気−光学及び光学−電気変換との
光結合により生成されたガルバニック分離素子より成る
。該遅延はスパイク等を緩和するフィルタ機能により起
こされる。適用において、特に入力信号が光学的である
時には、フィルタは必要でなく、光学−電気変換があり
さえすればよい。上記に加え、後置フィルタ信号の前縁
で固定遅延tSbがビットセルの2つの情報内容間の区
別を最適化するために開始する。小遅延tlOの後、こ
れは(トレース72を)データワイヤ38.48上での
更新データ値に換算する。幾分長めの遅延の後、クロッ
クパルス(トレース74)がクロックワイヤ36.46
上でt12の長さで発生する。このクロックパルスの初
めでは、アクセスモジュールはライン38.48で受信
した「古い」データビットを取り入れる。該クロックパ
ルスの終わりでは、「古い」データビットは終了したも
のとみなされ、短いインターバル(t 13)の後に、
トレース76で示される如く、該アクセスモジュールは
場合によりライン40.50上で更新されたデータビッ
トを発生させる。後者の更新データビットは該ブリッジ
素子の背面入力で受信される。アクセスモジュールによ
り発生させられたデータビットの値は、より高次の構成
を想定する場合を除き、最新受信データビットの値にビ
ット毎の関係はないことに注目すべきである。
トレース68の遅延された型であるがその他は不変であ
る70が内部で得られるようにする。ブリッジ素子はた
とえば変圧器または電気−光学及び光学−電気変換との
光結合により生成されたガルバニック分離素子より成る
。該遅延はスパイク等を緩和するフィルタ機能により起
こされる。適用において、特に入力信号が光学的である
時には、フィルタは必要でなく、光学−電気変換があり
さえすればよい。上記に加え、後置フィルタ信号の前縁
で固定遅延tSbがビットセルの2つの情報内容間の区
別を最適化するために開始する。小遅延tlOの後、こ
れは(トレース72を)データワイヤ38.48上での
更新データ値に換算する。幾分長めの遅延の後、クロッ
クパルス(トレース74)がクロックワイヤ36.46
上でt12の長さで発生する。このクロックパルスの初
めでは、アクセスモジュールはライン38.48で受信
した「古い」データビットを取り入れる。該クロックパ
ルスの終わりでは、「古い」データビットは終了したも
のとみなされ、短いインターバル(t 13)の後に、
トレース76で示される如く、該アクセスモジュールは
場合によりライン40.50上で更新されたデータビッ
トを発生させる。後者の更新データビットは該ブリッジ
素子の背面入力で受信される。アクセスモジュールによ
り発生させられたデータビットの値は、より高次の構成
を想定する場合を除き、最新受信データビットの値にビ
ット毎の関係はないことに注目すべきである。
さらにまた短いインターバルt14の後、信号変化はブ
リッジ素子の前面出力で逆方向データワイヤ30に伝送
される(78)。延在する連続バス28/30はかなり
長<、エコーバッファ局へ戻る伝搬遅延は5ns/メー
タバスの長さになる。
リッジ素子の前面出力で逆方向データワイヤ30に伝送
される(78)。延在する連続バス28/30はかなり
長<、エコーバッファ局へ戻る伝搬遅延は5ns/メー
タバスの長さになる。
後者の表示の不正確さ及び可変性を別にすると、周辺局
からエコーバッファ局への幾何学的距離は相当に変化し
うる(トレース80)。ライン30における信号変化は
、ある程度のフィルタリング遅延の後、トレース82で
示される如くエコーバッファ局20内で問い合わせ可能
となる。トレース84はエコーバッファ局20の内部動
作の例を示す:これはクロックパルスである。クロック
パルスは内部発振器により発生させられ、トレース86
では上述のビットセル形を生じさせるものとして示され
る。クロックパルスの上昇エツジ(後方エツジ)がトレ
ース82での転換より少なくともt5uheのインター
バルだけ遅いとすると、この転換は順方向データセルで
コピーされ、これはトレース86でtdheのインター
バルの後に現在または過去の転換に換算される。後者の
転換(またはその欠如)はビットセルを完成し、信号は
比較的長いインターバルの後にそれぞれのブリッジ(ト
レース68)に移送される。その時点で、サイクルが再
開する。トレース86での情報制御された転換の後まも
なく、トレース80でのさらなるデータ転換を行っても
差し支えない。、クロック(トレース84)の再現は、
逆方向信号の戻りについての最長遅延は上昇クロックエ
ツジ(誤差遅延t5uheを含む)の前に生じるように
しなければならない。必要な場合には、クロック周波数
は結果が得られるように調節すべきである。
からエコーバッファ局への幾何学的距離は相当に変化し
うる(トレース80)。ライン30における信号変化は
、ある程度のフィルタリング遅延の後、トレース82で
示される如くエコーバッファ局20内で問い合わせ可能
となる。トレース84はエコーバッファ局20の内部動
作の例を示す:これはクロックパルスである。クロック
パルスは内部発振器により発生させられ、トレース86
では上述のビットセル形を生じさせるものとして示され
る。クロックパルスの上昇エツジ(後方エツジ)がトレ
ース82での転換より少なくともt5uheのインター
バルだけ遅いとすると、この転換は順方向データセルで
コピーされ、これはトレース86でtdheのインター
バルの後に現在または過去の転換に換算される。後者の
転換(またはその欠如)はビットセルを完成し、信号は
比較的長いインターバルの後にそれぞれのブリッジ(ト
レース68)に移送される。その時点で、サイクルが再
開する。トレース86での情報制御された転換の後まも
なく、トレース80でのさらなるデータ転換を行っても
差し支えない。、クロック(トレース84)の再現は、
逆方向信号の戻りについての最長遅延は上昇クロックエ
ツジ(誤差遅延t5uheを含む)の前に生じるように
しなければならない。必要な場合には、クロック周波数
は結果が得られるように調節すべきである。
種々のサブシステムの説明
第8図は第6図の構成に用いるためのエコーバッファ局
のブロック系統図である。逆方向データは入力100に
入来する。ブロック102は適用可能な場合のガルバニ
ック絶縁及びフィルタリングを示す。その出力はデータ
フリップフロップ104へ送信し、該フリップフロップ
は遅延106の中央タップからの信号の制御下で、サン
プル化を行う。該遅延は可調節発振器108により送信
を受ける。発振器108の直接出力と、フリップフロッ
プ104からのサンプル化されたデータと、遅延106
からの反転出力(反転素子110)はゲート112でA
ND演算される。素子114はファンアウトの都合上出
力バッファである。第8a図は関連するタイムトレース
(実際は第7図の抜粋)である:発振器(108)、遅
延出力(106)、中間タップ(106!4)、サンプ
ルデータ(104)、出力データ(114)。
のブロック系統図である。逆方向データは入力100に
入来する。ブロック102は適用可能な場合のガルバニ
ック絶縁及びフィルタリングを示す。その出力はデータ
フリップフロップ104へ送信し、該フリップフロップ
は遅延106の中央タップからの信号の制御下で、サン
プル化を行う。該遅延は可調節発振器108により送信
を受ける。発振器108の直接出力と、フリップフロッ
プ104からのサンプル化されたデータと、遅延106
からの反転出力(反転素子110)はゲート112でA
ND演算される。素子114はファンアウトの都合上出
力バッファである。第8a図は関連するタイムトレース
(実際は第7図の抜粋)である:発振器(108)、遅
延出力(106)、中間タップ(106!4)、サンプ
ルデータ(104)、出力データ(114)。
第9図、第9a図、第9b図はブリッジ素子の回路構成
と時間系統図を夫々示す。入力120はクロックと順方
向データを受信する。素子122は適用可能な場合には
ガルバニック絶縁及びフィルタリングである。素子12
4は3つの出力12410.8,12410.9,12
4/1.0を有する遅延素子であり、後につけ加えられ
ているのは夫々の関連する端数の遅延を示す。第1出力
はブロック122の出力信号のサンプリングを制御する
。サンプルはフリッ、プフロップ126に記憶され、出
力ライン130(38,48)に行く前に背面ドライバ
128により緩衝作用を受ける。
と時間系統図を夫々示す。入力120はクロックと順方
向データを受信する。素子122は適用可能な場合には
ガルバニック絶縁及びフィルタリングである。素子12
4は3つの出力12410.8,12410.9,12
4/1.0を有する遅延素子であり、後につけ加えられ
ているのは夫々の関連する端数の遅延を示す。第1出力
はブロック122の出力信号のサンプリングを制御する
。サンプルはフリッ、プフロップ126に記憶され、出
力ライン130(38,48)に行く前に背面ドライバ
128により緩衝作用を受ける。
出力12410.9,124/1.0は、後者は反転1
25を介して、ゲート129でAND演算され、出力1
33(36,46)へ行く前に背面ドライバ131で増
幅される。接続部134での逆方向背面信号はガルバニ
ック絶縁136と延在バスドライバ138へ送信する。
25を介して、ゲート129でAND演算され、出力1
33(36,46)へ行く前に背面ドライバ131で増
幅される。接続部134での逆方向背面信号はガルバニ
ック絶縁136と延在バスドライバ138へ送信する。
第9b図では、トレース120はクロック及びデータ信
号であり、トレース122は前置遅延の後であり、トレ
ース126はサンプル時を示し、トレース130は背面
クロックである。
号であり、トレース122は前置遅延の後であり、トレ
ース126はサンプル時を示し、トレース130は背面
クロックである。
第1θ図、第10a図はそれぞれアクセスモジュール回
路構成及びその時間系統図である。順方向データ140
は背面クロック信号142の制御下でデータフリップフ
ロップ144においてサンプル化される。データフリッ
プフロップ144の内容は該アクセスモジュールの内部
論理146にて特に指定しない目的に用いられ、出力の
結果は反転背面クロック(インバータ150)の制御下
でフリップフロップ148にてサンプル化される。
路構成及びその時間系統図である。順方向データ140
は背面クロック信号142の制御下でデータフリップフ
ロップ144においてサンプル化される。データフリッ
プフロップ144の内容は該アクセスモジュールの内部
論理146にて特に指定しない目的に用いられ、出力の
結果は反転背面クロック(インバータ150)の制御下
でフリップフロップ148にてサンプル化される。
最後に、ドライバ152が設けられる。第10a図では
、トレース154は背面クロックを示し、トレース15
6は順方向データであり、トレース158は逆方向デー
タである。データ内容は適用により決められ、特に与え
られていない。
、トレース154は背面クロックを示し、トレース15
6は順方向データであり、トレース158は逆方向デー
タである。データ内容は適用により決められ、特に与え
られていない。
上記のサブシステムの説明は、ビットレベルに限定され
てきた;簡潔を期すため、より高次レベルの例示はなさ
れていない。−船釣エコーバッフ7局、ブリッジ局、ア
クセスモジュールについては、これらの例示は送信機構
自体には関係せず、本発明の範囲外にあるものである。
てきた;簡潔を期すため、より高次レベルの例示はなさ
れていない。−船釣エコーバッフ7局、ブリッジ局、ア
クセスモジュールについては、これらの例示は送信機構
自体には関係せず、本発明の範囲外にあるものである。
スロット応答機構の場合においては、各周辺局または該
アクセスモジュールは、タイプアイテムによりロードさ
れたスロット計数手段より成り、該計数手段はまた、カ
ウントにより、該スロットが周辺局もしくはアクセスモ
ジュールに適当か否かを示す。メッッセージフォーマッ
トを制御する局については、ヘッダ及びタイプアイテム
はアドレス可能メモリから読み取られ、受信されたデー
タに関する計数機構はマルチソースメツセージの場合に
は該データアイテムの起点を直接表示する。この計数機
構の最終位置は第4a図、第4b図でのフレーム終端ア
イテムTRを起動する。
アクセスモジュールは、タイプアイテムによりロードさ
れたスロット計数手段より成り、該計数手段はまた、カ
ウントにより、該スロットが周辺局もしくはアクセスモ
ジュールに適当か否かを示す。メッッセージフォーマッ
トを制御する局については、ヘッダ及びタイプアイテム
はアドレス可能メモリから読み取られ、受信されたデー
タに関する計数機構はマルチソースメツセージの場合に
は該データアイテムの起点を直接表示する。この計数機
構の最終位置は第4a図、第4b図でのフレーム終端ア
イテムTRを起動する。
第1a図はVMSバスの普通のフレーム形を示す図、第
1b図はVMSパスクロック信号を示す図、第2図は本
発明で用いる変形フレーム形を示す図、第3図は本発明
で用いる変形クロック/データ信号を示す図、第4a図
及び第4b図はそれぞれlフレームにおけるlボード及
び16ボード構成を示す図、第5図は3つの優先順位レ
ベルでの6個のモジュール間での送信順序を示す図、第
6図は本発明によるシステムブロック系統図、第7図は
かかるシステムで発生する種々の信号のタイミング図、
第8図は本発明で用いるエコーバッファ局のブロック系
統図、第8a図は関連するタイムトレースを示す図、第
9図はブリッジ要素用の順回路構成を示す図、第9a図
はその逆回路構成を示す図、第9b図は関連するタイム
トレースを示す図、第10図はアクセスモジュール回路
構成を示す図、第10a図は関連するタイムトレースを
示す図である。 20−エコーバッファ局、24バクロック素子、26−
・・・エコーバッファ、28.30,36.38.40
.46.48.50−バスワイヤ、32.34・・・・
ブリッジ素子、42.44.52.54゛・・・・アク
セスモジュール、53−ブラックボックス、100.1
20・・・−入力、102.122.136絶縁、10
4.126.144.148・・・・・フリップフロッ
プ、106・・・−遅延、108・・・−発振器、11
0・・−・−反転素子、112.129・“・・−ゲー
ト、124・・°・・遅延素子、128.13113B
、152・・・・下ライバ、130、l 33−°出力
ライン、134・・・・・接続部。 N才 Uコ ■ 0フ Qコ 呂 タ ば 沢
1b図はVMSパスクロック信号を示す図、第2図は本
発明で用いる変形フレーム形を示す図、第3図は本発明
で用いる変形クロック/データ信号を示す図、第4a図
及び第4b図はそれぞれlフレームにおけるlボード及
び16ボード構成を示す図、第5図は3つの優先順位レ
ベルでの6個のモジュール間での送信順序を示す図、第
6図は本発明によるシステムブロック系統図、第7図は
かかるシステムで発生する種々の信号のタイミング図、
第8図は本発明で用いるエコーバッファ局のブロック系
統図、第8a図は関連するタイムトレースを示す図、第
9図はブリッジ要素用の順回路構成を示す図、第9a図
はその逆回路構成を示す図、第9b図は関連するタイム
トレースを示す図、第10図はアクセスモジュール回路
構成を示す図、第10a図は関連するタイムトレースを
示す図である。 20−エコーバッファ局、24バクロック素子、26−
・・・エコーバッファ、28.30,36.38.40
.46.48.50−バスワイヤ、32.34・・・・
ブリッジ素子、42.44.52.54゛・・・・アク
セスモジュール、53−ブラックボックス、100.1
20・・・−入力、102.122.136絶縁、10
4.126.144.148・・・・・フリップフロッ
プ、106・・・−遅延、108・・・−発振器、11
0・・−・−反転素子、112.129・“・・−ゲー
ト、124・・°・・遅延素子、128.13113B
、152・・・・下ライバ、130、l 33−°出力
ライン、134・・・・・接続部。 N才 Uコ ■ 0フ Qコ 呂 タ ば 沢
Claims (1)
- 【特許請求の範囲】 1、第1二レベル一方向性媒体素子またはワイヤと、第
2二レベル一方向性媒体素子またはワイヤとより成り、
第1ワイヤに自己クロック二価情報パケットを送る再送
信手段を有するエコーバッファ局とより成り、該情報パ
ケットをその値に関して問い合わせる該クロックパルス
の制御下において該情報パケットからクロックパルスを
抽出するクロック抽出手段を有する少なくとも一つの周
辺局と、該問い合わせの後に該第2ワイヤに自己決定型
非自己クロック2進情報値を与える送信手段とより成り
、該第2ワイヤは受信された2進情報値の制御下で総合
2進情報値を提供するワイヤード論理機能を有し、該エ
コーバッファ局は、該エコーバッファ局からの該情報パ
ケットの及び該2進情報値の該エコーバッファ局への最
大予定伝送時間よりも長い該送信についての所定の遅延
で、そこで優勢な2進情報値を、次順の自己クロック二
価情報パケットでコピーするために問い合わせる遅延手
段を有する通信バスシステム。 2、該所定の遅延は該最大予定伝送時間の2倍未満であ
る請求項1記載の通信バスシステム。 3、該所定の遅延は該最大予定伝送時間に実質的に等し
い請求項1記載の通信バスシステム。 4、該自己記録型情報パケットは、ヘッダ情報と、タイ
プ情報と、タイプパリテイ情報と、データ情報と、デー
タパリテイ情報と、ステータス情報と、一対のジャムビ
ットセルとより成る素子のシーケンスのビット関連要素
である請求項1または2記載の通信バスシステム。 5、少なくとも2つの周辺局があり、そのうちの少なく
とも1つはヘッダ及びタイプ情報によりフレームを開始
するフレーム表示手段より成り、後者はそれぞれが特定
の周辺局または後者の周辺局内のアクセスモジュールに
割当可能の一連のメッセージスロットを示す請求項1乃
至4のうち一項記載の通信バスシステム。 6、少なくとも2つの周辺局があり、そのうちの少なく
とも1つは少なくとも2つのアクセスモジュールと該第
1及び第2ワイヤに直結されたブリッジ素子より成り、
該ブリッジ素子はクロック信号を該自己クロック型二価
情報パケットから抽出して、副クロック信号を第3ワイ
ヤに、非自己クロック型二価情報パケットを第4ワイヤ
に出力するクロック抽出手段を有し、該第3及び第4ワ
イヤは問題の該ブリッジ素子に接続されたいずれのアク
セスモジュールにも送信し、後者のアクセスモジュール
は後者のブリッジ素子に、別のワイヤード論理機能を実
現する条件下でこのブリッジ素子に該第2ワイヤへ送る
夫々の特定2進情報値を送信するための第5ワイヤによ
り送信する請求項1乃至5のうち一項記載の通信バスシ
ステム。 7、裁定手段が設けられた個別スターベーション防止手
段より成り、各アクセスモジュールは個別の順位番号と
その実際の順位番号検出用の該第1ワイヤにより送られ
た順位番号検出手段とを有し、裁定を勝ち取ったモジュ
ールはそれがそれ自身よりも低順位の番号の優勢を検出
するか、もしくは該第1ワイヤの空き状態を検出するま
ではそれ自身の順位番号を示そうと試みない請求項5又
は6記載の通信バスシステム。 8、循環的質問パルスを発生させる調節可能発振器素子
と、該第2ワイヤにより送られる入力と、該発振器素子
及び該入力により送られ質問パルスの制御下で少なくと
も立上がりエッジと立下りエッジを有する情報パケット
を発生させるパルス整形手段を有するパルス整形器と、
該情報パケットの2進情報内容を決定する該質問パルス
に関する該エッジのうちの少なくとも1つの、該第1ワ
イヤでの伝送用の時間的位置を有する請求項1乃至7の
うち一項記載のエコーバッファ局。 9、該発振器は該所定の遅延を該最大予定伝送時間に実
質的に等しい値に調節する調節手段を有する請求項8記
載のエコーバッファ局。 10、該第1ワイヤにより送られる第2入力と、該情報
パケットの基準エッジの制御下で該パケットの情報送信
信号値インターバルを問い合わせ、該信号値を吸収し、
そこで該第2ワイヤに非自己クロック出力信号値を生じ
させるエッジ検出手段を有する請求項1乃至7のうち一
項記載の周辺局。 11、該第1及び第2ワイヤに接続され該エッジ検出器
に基づいた抽出クロック信号を第3ワイヤに送るブリッ
ジ局と、該二価情報パケットデータ内容に基づいたデー
タを該第2ワイヤ上の伝送用のデータを受信する第5ワ
イヤにより送られる第4ワイヤとより成る請求項10記
載の周辺局。 12、該第3、第4、第5ワイヤと並列に接続された複
数のアクセスモジュールより成る請求項11記載の周辺
局。 13、該第1及び第2ワイヤ用、該第1ワイヤから入来
するクロック信号用の第3ワイヤ用、該第1ワイヤから
入来するデータ信号用の第4ワイヤ用、該第2ワイヤに
予定される副データ信号を受信する第5ワイヤ用の接続
部を有する請求項10乃至12のうち一項記載のブリッ
ジ素子。 14、クロック信号受信用の第3ワイヤ接続と、該クロ
ック信号により確認可能なデータ信号受信用の第4ワイ
ヤ接続と、該クロック信号の受信の後に改訂する副デー
タ信号からの第5ワイヤ接続を有する請求項10乃至1
2のうち一項記載の周辺局に使用されるアクセスモジュ
ール。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP89200847.5 | 1989-04-03 | ||
EP89200847A EP0390978A1 (en) | 1989-04-03 | 1989-04-03 | Communication system with a two-wire serial backbone bus for connecting bridges to secondary three-wire buses |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02288530A true JPH02288530A (ja) | 1990-11-28 |
Family
ID=8202354
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2088105A Pending JPH02288530A (ja) | 1989-04-03 | 1990-04-02 | バス通信システム |
Country Status (3)
Country | Link |
---|---|
US (1) | US5163048A (ja) |
EP (1) | EP0390978A1 (ja) |
JP (1) | JPH02288530A (ja) |
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Also Published As
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