CN110073497B - 半导体装置 - Google Patents

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Abstract

一种半导体装置，其具有半导体衬底、设置在半导体衬底的前表面中的第一沟槽、设置在第一沟槽内部的阳极电极、以及设置在半导体衬底的背表面上的阴极电极。所述半导体衬底具有第一p型区域、第二p型区域和与第一p型区域和第二p型区域接触的主n型区域，并且与第一沟槽的侧表面中的阳极电极形成肖特基接触。半导体衬底满足下述关系，即，当在平面图中观察前表面时，第一沟槽的面积小于主n型区域与在第一沟槽的侧表面中的阳极电极相接触的肖特基界面的面积。

Description

半导体装置
技术领域
本说明书中公开的技术涉及一种半导体装置。
背景技术
日本未审专利申请公开No.2013-115394
(JP 2013-115394 A)公开一种肖特基势垒二极管(在下文中，被称为SBD)。SBD具有半导体衬底，在其前表面中设置有沟槽。在沟槽内部设置阳极电极。阴极电极设置在半导体衬底的背表面上。半导体衬底具有在沟槽的底表面中与阳极电极接触的p型区域，以及在沟槽的侧表面(即，在p型区域上方)与阳极电极肖特基接触的n型区域。n型区域也与阴极电极接触。阳极电极和n型区域的肖特基界面用作SBD。阳极电极被设置在沟槽内部，由此能够进一步加宽阳极电极和n型区域的肖特基界面。因此，SBD具有相对低的导通电阻。在将反向电压(在阴极电极上比在阳极电极上变得更高的电压)被施加到SBD的情况下，耗尽层从p型区域延伸到p型区域周围的n型区域。然后，充分减小施加到p型区域上方的肖特基界面的电压。通过此，更有效地抑制在施加反向电压时在SBD中流动的漏电流。
发明内容
即使在JP 2013-115394 A的SBD中，在施加反向电压时，施加到p型区域上方的肖特基界面的电压可能不会充分降低，并且可能发生漏电流。因此，本说明书提供一种能够更有效地抑制包括SBD的半导体装置中的漏电流的技术。
本公开的一方面涉及一种半导体装置，包括半导体衬底、第一沟槽、阳极电极和阴极电极。第一沟槽设置在半导体衬底的前表面中。阳极电极设置在第一沟槽内部。阴极电极设置在半导体衬底的背表面上。半导体衬底具有第一p型区域、第二p型区域和主n型区域。第一p型区域在第一沟槽的底表面中与阳极电极接触。第二p型区域在第一沟槽的侧表面中与阳极电极接触。主n型区域与第一p型区域和第二p型区域接触，在第一沟槽的侧表面中与阳极电极肖特基接触，将第一p型区域与第二p型区域隔开，并且与阴极电极接触。半导体衬底被配置成满足下述关系，即，当在平面图中观察前表面时，第一沟槽的面积小于主n型区域与第一沟槽的侧表面中的阳极电极接触的肖特基界面的面积。
根据本公开的该方面，除了与第一沟槽的底表面中的阳极电极接触的第一p型区域之外，半导体衬底具有与第一沟槽的侧表面中的阳极电极接触的第二p型区域。第二p型区域是与第一p型区域隔开的p型区域。为此，在阳极电极和阴极电极之间施加反向电压的情况下，耗尽层从第一p型区域延伸到第一沟槽的底表面附近的主n型区域，并且耗尽层从第一p型区域上面的第二p型区域延伸到主n型区域。因为从第二p型区域延伸的耗尽层在第一沟槽的侧表面附近耗尽，所以能够更有效地降低施加到其中主n型区域和阳极电极在第一沟槽的侧表面中彼此接触的肖特基界面的电压。因此，根据本公开的方面，能够更有效地抑制在SBD中发生的漏电流。
在设置与第一沟槽的侧表面中的阳极电极接触的第二p型区域的情况下，主n型区域和阳极电极在第一沟槽的侧表面中彼此接触的肖特基界面变窄。然而，在上述半导体装置中，当在平面图中观察半导体衬底的前表面时第一沟槽的面积小于主n型区域在第一沟槽的侧表面中与阳极电极接触的肖特基界面的面积的关系被满足。在满足上述关系的情况下，与阳极电极被设置在半导体衬底的前表面上同时没有设置第一沟槽的情况相比，能够进一步加宽阳极电极和主n型区域的肖特基界面的面积。也就是说，能够获得充分降低沟槽结构的导通电阻的优点。
如上所述，根据上述半导体装置，能够在施加反向电压时更加有效地抑制漏电流同时获得沟槽结构的优点。
附图说明
下面将参考附图描述本发明的示例性实施例的特征、优点以及技术和工业重要性，其中相同的数字表示相同的元件，并且其中：
图1是示例1的半导体装置的平面图；
图2是沿着图1中II-II线截取的截面图；
图3是沿着图1中的III-III线截取的截面图；
图4是制造半导体装置的方法的说明图；
图5是制造半导体装置的方法的说明图；
图6是制造半导体装置的方法的说明图；
图7是制造半导体装置的方法的说明图；
图8是示例2的半导体装置的平面图；
图9是示例3的半导体装置的平面图；
图10是沿着图9的X-X线截取的截面图；
图11是示例4的半导体装置的截面图；
图12是示例5的半导体装置的截面图；
图13是示例6的半导体装置的截面图；
图14是修改示例的半导体装置的截面图；
图15是修改示例的半导体装置的截面图；
图16是修改示例的半导体装置的截面图；以及
图17是修改示例的半导体装置的截面图。
具体实施方式
图1中所示的半导体装置10具有半导体衬底12。在图1中，未示出半导体衬底12上的电极等。半导体衬底12是主要由SiC制成的衬底。如图1中所示，在半导体衬底12的上表面12a中，设置多个阳极沟槽40。在下文中，将与半导体衬底12的上表面12a平行的一个方向称为X方向，并且将与上表面12a上的X方向垂直的方向称为Y方向。如图1中所示，阳极沟槽40在Y方向上彼此平行地延伸。如图1中所示，阳极沟槽40在X方向中以规则间隔被排列。
如图2中所示，阳极电极14被布置在每个阳极沟槽40内部。阳极电极14在阳极沟槽40的内表面上方与半导体衬底12接触。半导体衬底12的上表面12a被前电极16覆盖。前电极16基本上与上表面12a的整个区域上方的半导体衬底12接触。阳极电极14和前电极16彼此连接。前电极16的前表面被金属层18覆盖。半导体衬底12的下表面12b被阴极电极20覆盖。阴极电极20基本上与下表面12b的整个区域上方的半导体衬底12接触。
半导体衬底12具有漂移区域30和阴极区域32。阴极区域32是n型区域，其具有高于漂移区域30的n型杂质浓度。阴极区域32基本上与半导体衬底12的下表面12b的整个区域上方的阴极电极20欧姆接触。漂移区域30被布置在阴极区域32上。漂移区域30是n型区域，其具有低于阴极区域32的n型杂质浓度。漂移区域30在每个阳极沟槽40的侧表面的一部分中与阳极电极14肖特基接触。漂移区域30与半导体衬底12的上表面12a上的前电极16肖特基接触。
如图1和图2中所示，半导体衬底12在与每个阳极电极14接触的范围内具有p型区域34a、34b、34c。如图1中所示，p型区域34a、34b、34c被设置使得在从上表面12a侧的平面图中彼此重叠。每个阳极电极14被设置有多个p型区域34a、34b、34c的组。每个阳极电极14中的p型区域34a、34b、34c的组在Y方向上以一定的间隔被布置。如图2中所示，在p型区域34a之间、在p型区域34b之间以及在相邻阳极电极14的p型区域34c之间设置间隔。漂移区域30存在于上述间隔中。如图3中所示，在没有设置p型区域34a、34b、34c的组的位置处，漂移区域30与在阳极沟槽40的侧表面和底表面的整个区域上方的阳极电极14肖特基接触。
如图2中所示，每个p型区域34c在阳极沟槽40的底表面和靠近底表面的侧表面中与阳极电极14接触。每个p型区域34b被布置在相应的p型区域34c的上方。每个p型区域34b与阳极沟槽40的侧表面中的阳极电极14接触。每个p型区域34a被布置在相应的p型区域34b上方。每个p型区域34a与阳极沟槽40的侧表面中的阳极电极14接触。
在p型区域34c与p型区域34b上方的p型区域34c之间设置间隔，并且漂移区域30在该间隔中与阳极电极14肖特基接触。在p型区域34c和p型区域34c上方的p型区域34b之间的间隔(即，漂移区域30和阳极电极14彼此以肖特基接触的肖特基界面)具有宽度W2c。
在p型区域34b与p型区域34b上方的p型区域34a之间设置间隔，并且漂移区域30在该间隔中与阳极电极14肖特基接触。在p型区域34b和p型区域34b上方的p型区域34a之间的间隔(即，漂移区域30和阳极电极14彼此以肖特基接触的肖特基界面)具有宽度W2b。
在p型区域34a和半导体衬底12的上表面12a之间设置间隔，并且漂移区域30在该间隔中与阳极电极14肖特基接触。在p型区域34a和上表面12a之间的间隔(即，漂移区域30和阳极电极14彼此以肖特基接触的肖特基界面)具有宽度W2a。
宽度W2a、W2b、W2c的总值W2(＝W2a+W2b+W2c)大于上表面12a中的阳极沟槽40的宽度W1(即，阳极沟槽40在X方向上的尺寸)。也就是说，满足W1<W2的关系。总值W2是在包括p型区域34a、34b、34c的横截面中漂移区域30与阳极电极14肖特基接触的肖特基界面的宽度(沿着深度方向测量的宽度)的总值。如图1和图3中所示，在阳极沟槽40的一部分中，未设置p型区域34a、34b、34c。因此，当在平面图中观察上表面12a时，漂移区域30与一个阳极沟槽40的侧表面中的阳极电极14接触的肖特基界面的面积S2大于阳极沟槽40的面积(即，由上表面12a中的阳极沟槽40的开口占据的面积)S1。即，满足S1<S2的关系。
在半导体衬底12内部，通过界面形成SBD，其中漂移区域30与阳极电极14和前电极16肖特基接触。
在使阳极电极14和前电极16的电势高于阴极电极20的电势的情况下，向SBD施加正向电压，并且SBD被导通。也就是说，电子通过阴极区域32从阴极电极20流到漂移区域30。流入漂移区域30的电子通过肖特基界面流到阳极电极14和前电极16。即，电流从阳极电极14和前电极16流到阴极电极20。
如上所述，在半导体装置10中，满足S1<S2的关系。也就是说，上表面12a中的阳极沟槽40的开口的面积S1大于阳极沟槽40内部的肖特基界面的面积S2。为此，与在没有设置阳极沟槽40的情况下在上表面12a中设置肖特基界面的情况相比，能够扩大肖特基界面的面积。即，通过设置阳极沟槽40，能够获得扩大肖特基界面的面积的效果。因此，在半导体装置10中，SBD的导通电阻相对小。
在使阴极电极20的电势高于阳极电极14和前电极16的电势的情况下，向SBD施加反向电压，并且SBD被截止。也就是说，停止在SBD中流动的电流。此时，反向电压也施加到p型区域34a、34b、34c和漂移区域30的界面的pn结。为此，耗尽层从p型区域34a、34b、34c扩散到漂移区域30。随着耗尽层从p型区域34c扩散，施加到p型区域34c附近(即，阳极沟槽40的底表面附近)的肖特基界面的电场被有效地缓和。具体地，在耗尽层从两个相邻的p型区域34c扩散的情况下，两个p型区域34c之间的漂移区域30被夹断。因此，施加到阳极沟槽40的底表面附近的肖特基界面的电场被有效地缓和。利用从p型区域34b扩散的耗尽层，施加到p型区域34b附近(即，在阳极沟槽40的深度方向上的中间部分附近)的肖特基界面的电场被有效地缓和。特别地，在耗尽层从两个相邻的p型区域34b扩散的情况下，两个p型区域34b之间的漂移区域30被夹断。因此，施加到在阳极沟槽40的深度方向上的中间部分附近的肖特基界面的电场被有效地缓和。利用从p型区域34a扩散的耗尽层，施加到p型区域34a附近(即，阳极沟槽40的上端部分附近)的肖特基界面的电场被有效地缓和。具体地，利用从两个相邻的p型区域34a扩散的耗尽层，两个p型区域34a之间的漂移区域30被夹断。因此，施加到阳极沟槽40的上端部分附近的肖特基界面的电场被有效地缓和。
如上所述，在示例1的半导体装置10中，对于每个阳极沟槽40(即，每个阳极电极14)，在深度方向上以分布方式设置三个p型区域34a至34c。为此，能够有效地缓和被施加到在阳极沟槽40的深度方向上的整个区域上方的肖特基界面的电场。因此，根据半导体装置10的结构，在施加反向电压时漏电流更难以在SBD中流动。
在施加正向电压的情况下，空穴可以或可以不从p型区域34a、34b、34c流入漂移区域30。在空穴从p型区域34a、34b、34c流入漂移区域30的情况下，二极管的导通电阻被充分减小。在空穴不从p型区域34a、34b、34c流入漂移区域30的情况下，二极管的恢复损耗被充分降低。
图4至7示出半导体装置10的制造过程。半导体装置10由包括阴极区域32和阴极区域32上方的漂移区域30的半导体衬底制成。首先，如图4中所示，通过离子注入在暴露于半导体衬底的前表面的范围内形成多个p型区域34c。接下来，如图5中所示，漂移区域30外延生长在半导体衬底的前表面中。接下来，在改变注入深度的同时多次注入p型杂质。因此，如图6中所示，p型区域34b和p型区域34a形成在漂移区域30内部(p型区域34c上方)。接下来，如图7中所示，在半导体衬底12的上表面12a中形成穿过p型区域34a、34b并到达p型区域34c的多个阳极沟槽40。然后，阳极电极14、前电极16、金属层18和阴极电极20被形成。因此，图1至图3中所示的半导体装置10被完成。
如图8中所示，在示例2的半导体装置中，在暴露于半导体衬底12的上表面12a的范围内设置p型区域36。p型区域36设置在整个范围内，其中前电极16和半导体衬底12彼此接触。因为在制造过程期间对半导体衬底12的上表面12a施加各种应力，所以难以稳定上表面12a的状态。因此，如在示例1(图2和图3)中那样，在漂移区域30和前电极16在上表面12a中彼此肖特基接触的情况下，在漂移区域30和前电极16之间的肖特基界面之间的势垒高度不稳定。因此，在批量生产半导体装置时，半导体装置中的SBD的特性发生变化。相反，如图8中一样，在设置p型区域36的情况下，在上表面12a中没有形成肖特基界面。因此，在批量生产时，能够更有效地抑制半导体装置中SBD的特性变化的发生。与制造过程期间的上表面12a相比，应力几乎不施加到阳极沟槽40的侧表面。在形成阳极沟槽40之后立即形成阳极电极14。因此，能够相对地稳定阳极沟槽40的侧表面的状态，并且相对容易地稳定阳极沟槽40的侧表面中的肖特基界面的势垒高度。
如图9和10中所示，在示例3的半导体装置中，p型区域34a、34b、34c在水平方向(与阳极沟槽40交叉的方向)上以条带形状延伸。p型区域36设置在暴露于半导体衬底12的上表面12a的范围内。在p型区域34a、34b、34c没有被设置的一部分(对应于图3的横截面的部分)中，漂移区域30与p型区36下方的阳极沟槽40的侧表面和底表面的整个区域上方的阳极电极14肖特基接触。漂移区域30在p型区域34c和p型区域34b之间的间隔(具有宽度W2c的间隔)、p型区域34b与p型区域34a之间的间隔(具有宽度W2b的间隔)、以及在p型区域34a与p型区域36之间的间隔(具有宽度W2a的间隔)中与阳极电极14肖特基接触。示例3的半导体装置的其他结构与示例1的半导体装置的相同。
在上述半导体装置中，宽度W2a、W2b、W2c的总值W2大于阳极沟槽40的宽度W1。因此，当在平面图中观察上表面12a时其中漂移区域30与一个阳极沟槽40的侧表面中的阳极电极14接触的肖特基界面的面积S2大于一个阳极沟槽40的面积S1。
在示例3的半导体装置中，在向SBD施加正向电压的情况下，电子流过不存在p型区域34a、34b、34c的部分(对应于图3的横截面的部分)。即使在示例3的半导体装置中，因为满足S1<S2的关系，所以SBD的导通电阻相对小。在示例3的半导体装置中，在向SBD施加反向电压的情况下，耗尽层从p型区域34a、34b、34c扩散到漂移区域30。电子流动的部分的漂移区域30(即，对应于图3的横截面的部分)被耗尽层耗尽，从而SBD被截止。即使在示例3的半导体装置中，因为对于每个阳极沟槽40在深度方向上以分布方式设置三个p型区域34a至34c，所以能够有效地缓和施加到在阳极沟槽40的深度方向中的整个区域上方的肖特基界面的电场。因此，即使在示例3的半导体装置中，漏电流也更难以在SBD中流动。
如图11中所示，在示例4的半导体装置中，栅极沟槽42设置在两个阳极沟槽40之间。栅极沟槽42设置在半导体衬底12的上表面12a中。尽管未示出，栅极沟槽42与上表面12a的阳极沟槽40并行延伸。栅极沟槽42的内表面覆盖有栅极绝缘层52。栅极电极50被布置在栅极沟槽42内部。栅极电极50通过栅极绝缘层52与半导体衬底12绝缘。栅极电极50的上表面被绝缘中间层54覆盖。栅极电极50通过绝缘中间层54与前电极16绝缘。
在示例4的半导体装置中，半导体衬底12具有源极区域60、主体区域62和底部区域64。源极区域60是n型区域。源极区域60与在栅极沟槽42的上端部分中的栅极绝缘层52接触。源极区域60与前电极16欧姆接触。主体区域62是p型区域。主体区域62被设置在从源极区域60下方到源极区域60的侧面的范围内。主体区域62与源极区域60下方的栅极绝缘层52接触。主体区域62与源极区域60侧面上的前电极16欧姆接触。主体区域62与漂移区域30接触。源极区域60通过主体区域62与漂移区域30隔开。漂移区域30是与主体区域62下方的栅极绝缘层52接触。底部区域64是p型区域。底部区域64与栅极沟槽42的底表面中的栅极绝缘层52接触，并且与栅极沟槽42的底表面附近的侧表面接触。底部区域64与漂移区域30接触。
在示例4的半导体装置中，MOSFET由源极区域60、主体区域62、漂移区域30、阴极区域32、栅极绝缘层52、栅极电极50、前电极16、阴极电极20构成。如上面描述的示例1中一样，实施例4的半导体装置也具有SBD。SBD以与实施例1中相同的方式操作。
在MOSFET工作的情况下，前电极16用作源极电极，并且阴极电极20用作漏极电极。在阴极区域32的电势高于前电极16的电势的状态下，在将高于栅极阈值的电势(下文中，称为导通电势)被施加到栅极电极50的情况下，MOSFET被导通。也就是说，在导通电势施加到栅极电极50的情况下，在栅极绝缘层52附近的主体区域62中形成沟道，并且源极区域60和漂移区域30通过沟道彼此连接。因此，电子通过源极区域60、沟道、漂移区域30和阴极区域32从前电极16流到阴极电极20。在栅极电极50的电势降低到低于栅极阈值的电势的情况(在下文中，被称为“截止电势”)下，沟道消失，并且电子的流动停止。也就是说，MOSFET被截止。在MOSFET被截止的情况下，耗尽层从主体区域62延伸到漂移区域30。此外，耗尽层从底部区域64延伸到漂移区域30。在上述状态中，因为反向电压施加到SBD，耗尽层从p型区域34a、34b、34c延伸到漂移区域30。随着如上所述的耗尽层的延伸，更有效地防止向栅极绝缘层52施加高电场。因此，MOSFET具有高耐压。此外，通过如上所述的耗尽层的延伸，更有效地防止向SBD的肖特基界面施加高电场。因此，漏电流更难以在SBD中流动。
如图12中所示，在示例5的半导体装置中，从栅极沟槽42到阳极沟槽40设置源极区域60。在源极区域60下方的整个区域上设置主体区域62。主体区域62暴露于上表面12a并且在一个位置(未示出)与前电极16欧姆接触。在示例5的半导体装置中，源极区域60和主体区域62在栅极沟槽42和阳极沟槽40之间的范围内暴露于上表面12a。因此，漂移区域30不暴露于在栅极沟槽42和阳极沟槽40之间的范围内的上表面12a，并且因此，不与前电极16接触。示例5的半导体装置的其他配置与示例4的半导体装置的配置基本相同。
即使在示例5的半导体装置中，SBD和MOSFET以与上述示例4的半导体装置相同的方式操作。在示例5的半导体装置中，漂移区域30不与前电极16接触。为此，作为示例2的半导体装置，能够更有效地抑制势垒高度的变化。因此，在批量生产半导体装置时，能够更有效地抑制SBD特性的变化。
如图13中所示，在示例6的半导体装置中，底部区域64未设置在栅极沟槽42的底表面中。漂移区域30与栅极沟槽42的底表面的整个区域上方的栅极绝缘层52接触。
在示例6的半导体装置中，当MOSFET被截止时，栅极沟槽42的底表面附近的漂移区域30被从阳极沟槽40的底部处的每个p型区域34c延伸的耗尽层耗尽。由此，更有效地防止在栅极沟槽42的底表面附近向栅极绝缘层52施加高电场。因此，即使在示例6的半导体装置中，能够充分实现MOSFET的高耐压。
示例6的半导体装置不具有底部区域64。因此，当MOSFET被导通时，电子能够通过栅极沟槽42的底表面附近。即，在示例6的半导体装置中，沿着其电子直接在沟道下方流动的路径(即，栅极绝缘层52附近的主体区域62)相对宽。为此，根据示例6的半导体装置，能够充分地降低MOSFET的导通电阻。
在上述示例1至6的半导体装置中，p型区域34a、34b、34c在半导体衬底12的厚度方向上以基本规则的间隔布置。即，宽度W2a、W2b、W2c基本上彼此相等。然而，p型区域的间隔(即，宽度W2a、W2b、W2c)可以彼此不同。例如，在示例1中，p型区域34b和p型区域34c之间的间隔可以变得相对宽，如图4中所示，或者p型区域34b和p型区域34c之间的间隔可以变得相对窄，如图15中所示。能够对其他示例2至6进行相同的修改。
在上述示例1至6的半导体装置中，尽管为每个阳极沟槽40设置三个p型区域34a、34b、34c，但是阳极沟槽40当中的p型区域的数量可以不同。例如，在示例1中，如图16中所示，可以存在其中设置有三个p型区域34a、34b、34c的阳极沟槽40和其中设置有两个p型区域34a、34c的阳极沟槽40。可以对其他示例2至6进行相同的修改。
在上述示例1至6中，阳极沟槽40以条带形状彼此平行地延伸。然而，能够适当地改变阳极沟槽40的形状。例如，阳极沟槽40可以在上表面12a中以格子形状延伸，或者阳极沟槽40可以延伸以在上表面12a中绘制六边形。
在上述示例1至6中，p型区域34a、34b、34c可以具有基本相同的p型杂质浓度，或者p型区域34a、34b、34c的p型杂质浓度可能彼此不同。
在上述示例1至6中，p型杂质浓度在p型区域34a、34b、34c内部可以是均匀的，或者p型杂质浓度可以根据p型区域34a、34b、34c内部的位置而改变。
在上述示例2和3中，p型区域36可以仅在前电极16和半导体衬底12彼此接触的范围的一部分中设置。
在上述示例1至6中，p型区域34c可以仅在阳极沟槽40的底表面的一部分中与阳极电极14接触。例如，在示例1中，如图17中所示，p型区域34c可以在与阳极沟槽40的底表面接触的范围内在水平方向上被划分，或者漂移区域30可以在划分的p型区域34c的部分之间与阳极电极14接触。根据上述配置，能够使漂移区域30与阳极沟槽40的底表面中的阳极电极14肖特基接触。能够对示例2至6进行相同的修改。
在上述示例1至6中，p型区域34a可以暴露于半导体衬底12的上表面12a(即，可以与前电极16接触)。
阳极沟槽40是第一沟槽的示例。p型区域34c是第一p型区域的示例。p型区域34a、34b是第二p型区域的示例。漂移区域30和阴极区域32是主n型区域的示例。p型区域36是第三p型区域的示例。栅极沟槽42是第二沟槽的示例。
以下将会列出说明书中公开的技术要素。请注意，以下技术要素均是独立有用的。
在说明书中公开的配置的示例中，第一沟槽可以在半导体衬底的前表面上以条带形状延伸。可以满足前表面上的第一沟槽的宽度W1小于沿着第一沟槽的深度方向测量的肖特基界面的宽度的总值W2的关系。
在阳极电极和主n型区域在具有不同深度的多个范围内彼此接触的情况下，通过合计阳极电极和主n型区域彼此接触的范围的深度方向中的宽度获得的值变成总值W2。在阳极电极和主n型区域仅在单个范围内彼此接触的情况下，该范围的深度方向上的宽度变为总值W2。
根据上述配置，与没有设置第一沟槽的情况下阳极电极被设置在半导体衬底的前表面上的情况相比较，能够进一步扩大阳极电极和主n型区域的肖特基界面的面积。
在说明书中公开的配置的示例中，可以进一步设置覆盖半导体衬底的前表面并且与阳极电极接触的前电极。在上述情况下，半导体衬底还可以具有与前电极接触的第三p型区域。
在上述配置中，因为第三p型区域设置在与半导体衬底的前电极接触的范围内，所以能够更有效地防止在半导体衬底的前表面中(在存在第三p型区域的范围内的前表面)的前电极和主n型区域的肖特基接触。因为难以稳定半导体衬底的前表面状态，在前电极和主n型区域在半导体衬底的前表面中彼此肖特基接触的情况下，SBD的特性在批量生产时不稳定。如上所述，更有效地防止在设置第三p型区域的范围内的前电极和主n型区域的肖特基接触，从而能够进一步稳定SBD的特性。
在本说明书中公开的半导体装置的示例中，第一p型区域和第二p型区域中的每一个可以在与第一沟槽交叉的方向上形成为条带形状
在本说明书中公开的半导体装置的示例中，覆盖半导体衬底的前表面并且与阳极电极接触的前电极、设置在前表面中的第二沟槽、覆盖第二沟槽的内表面的栅极绝缘层、以及布置在第二沟槽内部并且通过栅极绝缘层与半导体衬底绝缘的栅极电极可以被进一步设置。半导体衬底还可以具有与栅极绝缘层和前电极接触的n型源极区域，以及与栅极绝缘层和前电极接触，并且将主n型区域与源极区域隔开的p型主体区域。主n型区域可以在第一沟槽和第二沟槽之间的范围内不与前电极接触。
根据上述配置，获得其中在单个半导体衬底上设置SBD和MOSFET的半导体装置。因为主n型区域不与第一沟槽和第二沟槽之间的前电极接触，所以能够进一步稳定SBD的特性。
在说明书中公开的半导体装置的示例中，主n型区域可以与第二沟槽的底表面中的栅极绝缘层接触。
在上述配置中，能够利用从第一p型区域延伸的耗尽层来更有效地抑制第二沟槽的底表面中的电场集中。此外，因为主n型区域存在于与第二沟槽的底表面接触的范围内，所以沟道下方的电流路径相对宽。因此，能够充分降低MOSFET的导通电阻。
尽管上面已经详细描述实施例，但是实施例仅用于说明而不是用于限制权利要求。权利要求中描述的技术包括上述特定示例的各种修改和变更。说明书或附图中描述的技术要素在技术上可以单独使用或以各种组合使用，并且不限于最初要求保护的组合。说明书或附图中示出的技术可以同时实现多个目的，并且其技术意义在于实现目的之一。

Claims (7)

1.一种半导体装置，其特征在于包括：
半导体衬底；
第一沟槽，所述第一沟槽被设置在所述半导体衬底的前表面中；
阳极电极，所述阳极电极被设置在所述第一沟槽的内部；以及
阴极电极，所述阴极电极被设置在所述半导体衬底的背表面上，其中：
所述半导体衬底具有：
第一p型区域，所述第一p型区域与在所述第一沟槽的底表面中的所述阳极电极相接触，
第二p型区域，所述第二p型区域与在所述第一沟槽的侧表面中的所述阳极电极相接触，以及
主n型区域，所述主n型区域：与所述第一p型区域和所述第二p型区域形成接触，与在所述第一沟槽的所述侧表面中的所述阳极电极形成肖特基接触，将所述第一p型区域与所述第二p型区域隔开，并且与所述阴极电极形成接触；以及
所述半导体衬底被配置为满足下述关系：当在平面图中观察所述前表面时，所述第一沟槽的面积小于所述主n型区域与在所述第一沟槽的所述侧表面中的所述阳极电极形成接触的肖特基界面的面积。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第一沟槽在所述前表面上以条带形状延伸，并且
所述半导体装置被配置成满足下述关系：所述前表面上的所述第一沟槽的宽度小于沿着所述第一沟槽的深度方向测量出的所述肖特基界面的宽度的总值。
3.根据权利要求1或2所述的半导体装置，其特征在于还包括：
前电极，所述前电极被设置为覆盖所述半导体衬底的所述前表面并且与所述阳极电极形成接触。
4.根据权利要求1或2所述的半导体装置，其特征在于还包括：
前电极，所述前电极被设置为覆盖所述半导体衬底的所述前表面并且与所述阳极电极形成接触，
其特征在于，
所述半导体衬底还具有与所述前电极形成接触的第三p型区域。
5.根据权利要求1或2所述的半导体装置，其特征在于，
所述第一p型区域和所述第二p型区域中的每一个p型区域在与所述第一沟槽交叉的方向上被形成为条带形状。
6.根据权利要求1或2所述的半导体装置，其特征在于还包括：
前电极，所述前电极被设置为覆盖所述半导体衬底的所述前表面并且与所述阳极电极形成接触；
第二沟槽，所述第二沟槽被设置在所述前表面中；
栅极绝缘层，所述栅极绝缘层被设置为覆盖所述第二沟槽的内表面；以及
栅极电极，所述栅极电极被布置在所述第二沟槽的内部并且通过所述栅极绝缘层而与所述半导体衬底绝缘，
其特征在于，
所述半导体衬底还具有：
n型源极区域，所述n型源极区域与所述栅极绝缘层以及与所述前电极形成接触，以及
p型主体区域，所述p型主体区域与所述栅极绝缘层以及与所述前电极形成接触，并且所述p型主体区域将所述主n型区域与所述源极区域隔开；以及
所述主n型区域在所述第一沟槽和所述第二沟槽之间的范围内不与所述前电极形成接触。
7.根据权利要求6所述的半导体装置，其特征在于，
所述主n型区域与在所述第二沟槽的底表面中的所述栅极绝缘层形成接触。
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