CN110010756A - 电子设备 - Google Patents

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Abstract

一种电子设备可以包括半导体存储器，该半导体存储器可以包括：第一磁性层；第二磁性层；以及间隔层，其介于第一磁性层与第二磁性层之间，其中，间隔层包括第一层、第二层以及介于第一层与第二层之间的中间层，其中，第一层和第二层中的每个层包括氧化物或氮化物，或者氧化物与氮化物的组合，中间层包括包含[Ru/x]n或[x/Ru]n的多层结构，其中x包括金属、氧化物或氮化物，或者金属、氧化物和氮化物的组合，且其中n表示1或更大的整数。

Description

电子设备
相关申请的交叉引用
本专利文件要求2017年12月5日提交的申请号为10-2017-0166067、名称为“ELECTRONIC DEVICE(电子设备)”的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本专利文件涉及存储电路或存储器件以及它们在电子设备或电子***中的应用。
背景技术
近来，随着电子设备或电器趋向于小型化、低功耗、高性能、多功能等，需要能够将信息储存在诸如计算机、便携式通信设备等的各种电子设备或电器中的电子器件，并且已经针对这种电子器件进行了研究和开发。这种电子器件的示例包括能够利用根据施加的电压或电流而在不同电阻状态之间切换的特性来储存数据的电子器件，并且可以以如下各种配置来实现：例如RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电式随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
本专利文件中所公开的技术包括存储电路或存储器件及其在电子设备或***中的应用，以及电子设备的各种实施方式，其中电子设备包括半导体存储器，该半导体存储器能够改善呈现用于储存数据的不同电阻状态的可变电阻元件的特性。
一方面，一种电子设备可以包括半导体存储器，所述半导体存储器可以包括：第一磁性层；第二磁性层；以及间隔层，其介于所述第一磁性层与所述第二磁性层之间，其中，所述间隔层包括第一层、第二层以及介于所述第一层与所述第二层之间的中间层，其中，所述第一层和所述第二层中的每个层包括氧化物或氮化物，或者氧化物与氮化物的组合，所述中间层包括包含[Ru/x]n或[x/Ru]n的多层结构，x包括金属、氧化物或氮化物，或者金属、氧化物和氮化物的组合，且其中n表示1或更大的整数。
上述电子设备的实施方式可以包括下述一个或更多个。
所述第一磁性层、所述间隔层、所述第二磁性层可以形成合成反铁磁(SAF)结构。x可以包括金属、氧化物或氮化物，所述金属包括Ir、Rh、Ta、Pt、Co或Cr，或者其组合，所述氧化物包括CoOy、FeOy或NiOy，或者其组合，所述氮化物包括CoN、FeN、NiN或TaN，或者其组合。所述间隔层可以具有0.5nm或更大的厚度。所述间隔层可以被构造为在比如下Ru单层的厚度大的厚度处呈现期望的交换耦合特性，所述Ru单层用作所述间隔层以呈现所述期望的交换耦合特性。所述第一磁性层和所述第二磁性层中的每个磁性层可以具有固定磁化方向，且所述第一磁性层的磁化方向与所述第二磁性层的磁化方向彼此反向平行。所述第一磁性层和所述第二磁性层中的每个磁性层可以包括包含铁磁材料的单层结构或多层结构。所述第一磁性层可以包括具有固定磁化方向的钉扎层，而所述第二磁性层可以包括被构造为抵消或减少由所述钉扎层产生的杂散磁场的影响的移位消除层。所述电子设备还可以包括材料层，所述材料层介于所述第一磁性层与所述第二磁性层之间并被构造为释放由于所述第一磁性层与所述第二磁性层之间的晶格结构的差异和晶格不匹配而引起的应力。
所述电子设备还可以包括微处理器，所述微处理器包括：控制单元，其被配置为从所述微处理器的外部接收包括命令的信号，并且执行所述命令的提取、解码或对所述微处理器的信号的输入或输出的控制；运算单元，其被配置为基于所述控制单元对所述命令进行解码的结果来执行运算；以及存储单元，其被配置为储存用于执行所述运算的数据、与执行所述运算的结果相对应的数据或针对其执行所述运算的数据的地址，其中，所述半导体存储器是所述微处理器中的所述存储单元的一部分。
所述电子设备还可以包括处理器，所述处理器包括：核心单元，其被配置为基于从所述处理器的外部输入的命令，通过使用数据来执行与所述命令相对应的运算；高速缓冲存储单元，其被配置为储存用于执行所述运算的数据、与执行所述运算的结果相对应的数据或针对其执行所述运算的数据的地址；以及总线接口，其连接在所述核心单元与所述高速缓冲存储单元之间，并且被配置为在所述核心单元与所述高速缓冲存储单元之间传输数据，其中，所述半导体存储器是所述处理器中的所述高速缓冲存储单元的一部分。
所述电子设备还可以包括处理***，所述处理***包括：处理器，其被配置为对由所述处理器接收到的命令进行解码并且基于对所述命令进行解码的结果来控制针对信息的操作；辅助存储器件，其被配置为储存对所述命令进行解码的程序和所述信息；主存储器件，其被配置为调用和储存来自所述辅助存储器件的所述程序和所述信息，使得所述处理器能够在运行所述程序时使用所述程序和所述信息执行所述操作；以及接口器件，其被配置为执行在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与外部之间的通信，其中，所述半导体存储器是所述处理***中的所述辅助存储器件或所述主存储器件的一部分。
所述电子设备还可以包括数据储存***，所述数据储存***包括：储存器件，其被配置为储存数据并且不管电源如何都保存所储存的数据；控制器，其被配置为根据从外部输入的命令而控制向所述储存器件输入数据和从所述储存器件输出数据；暂时储存器件，其被配置为暂时储存在所述储存器件与所述外部之间交换的数据；以及接口，其被配置为执行在所述储存器件、所述控制器和所述暂时储存器件中的至少一个与所述外部之间的通信，其中，所述半导体存储器是所述数据储存***中的所述储存器件或所述暂时储存器件的一部分。
所述电子设备还可以包括存储***，所述存储***包括：存储器，其被配置为储存数据并且不管电源如何都保存所储存的数据；存储器控制器，其被配置为根据从外部输入的命令而控制向所述存储器输入数据和从所述存储器输出数据；缓冲存储器，其被配置为缓冲在所述存储器与所述外部之间交换的数据；以及接口，其被配置为执行在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与所述外部之间的通信，其中，所述半导体存储器是所述存储***中的所述存储器或所述缓冲存储器的一部分。
另一方面，一种电子设备可以包括半导体存储器，其中，所述半导体存储器包括磁隧道结(MTJ)结构，所述磁隧道结(MTJ)结构包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于所述自由层与所述钉扎层之间的隧道阻挡层，其中，所述自由层或所述钉扎层包括第一磁性层、第二磁性层以及介于所述第一磁性层与所述第二磁性层之间的间隔层，并且被构造成使得所述第一磁性层与所述第二磁性层通过所述间隔层而进行反铁磁交换耦合，其中，所述间隔层包括包含[Ru/x]n或[x/Ru]n的多层结构并且在比如下Ru单层的厚度大的厚度处呈现期望的交换耦合特性，所述Ru单层用作所述间隔层以呈现所述期望的交换耦合特性，其中x包括金属、氧化物或氮化物，或者金属、氧化物和氮化物的组合，且n表示1或更大的整数。
上述电子设备的实施方式可以包括下述一个或更多个。
x可以包括金属、氧化物或氮化物，所述金属包括Ir、Rh、Ta、Pt、Co或Cr，或者其组合，所述氧化物包括CoOy、FeOy或NiOy，或者其组合，所述氮化物包括CoN、FeN、NiN或TaN，或者其组合。所述间隔层可以具有0.5nm或更大的厚度。所述间隔层还可以包括设置在所述多层结构之上并包括氧化物或氮化物或者其组合的材料层以及设置在所述多层结构下面并包括氧化物或氮化物或者其组合的另一个材料层。所述第一磁性层和所述第二磁性层中被设置得更靠近所述隧道阻挡层的任意一个具有bcc(001)结构。所述电子设备还可以包括材料层，所述材料层介于所述第一磁性层与所述第二磁性层之间并被构造为释放由于所述第一磁性层与所述第二磁性层之间的晶格结构的差异和晶格不匹配而引起的应力。
在附图、具体实施方式和权利要求中对这些和其他方面、实施方式和相关优点进行了更为详细的描述。
附图说明
图1是示出根据比较示例的可变电阻元件的示例的截面图。
图2是示出根据所公开的技术的一个实施方式的可变电阻元件的示例的截面图。
图3是示出图2所示的可变电阻元件的一部分的截面图。
图4是示出根据所公开的技术的另一个实施方式的可变电阻元件的示例的截面图。
图5是示出图4所示的可变电阻元件的一部分的截面图。
图6A是示出根据所公开的技术的实施方式和比较示例的合成反铁磁(SAF)结构的交换耦合强度的曲线图。
图6B是示出根据所公开的技术的实施方式和比较示例的合成反铁磁(SAF)结构的交换耦合能的曲线图。
图7A是示出根据所公开的技术的实施方式的示例性存储器件及其制造方法的截面图。
图7B是示出根据所公开的技术的实施方式的另一示例性存储器件及其制造方法的截面图。
图8是基于所公开的技术的实施方式来实施存储电路的微处理器的配置图的示例。
图9是基于所公开的技术的实施方式来实施存储电路的处理器的配置图的示例。
图10是基于所公开的技术的实施方式来实施存储电路的***的配置图的示例。
图11是基于所公开的技术的实施方式来实施存储电路的数据储存***的配置图的示例。
图12是基于所公开的技术的实施方式来实施存储电路的存储***的配置图的示例。
具体实施方式
下面将参照附图来详细描述所公开的技术的各种示例和实施方式。
附图可能不一定按比例绘制，并且在一些情况下，为了清楚地示出所描述的示例或实施方式的某些特征，附图中的至少一些衬底的比例可能已经被夸大。在附图或描述中呈现在多层衬底中具有两层或更多层的具体示例时，如所示的这些层的相对定位关系或这些层的布置顺序反映了用于所描述的或图示的示例的特定实施方式，并且不同的相对定位关系或层的布置顺序是可能的。
在解释所公开的技术的实施方式之前，参考图1描述具有小厚度的间隔层的可变电阻元件的示例。
图1是示出包括由诸如Ru的导电材料形成的间隔层15的可变电阻元件10的示例的截面图。
参考图1，可变电阻元件10可以包括磁隧道结(MTJ)结构，其中磁隧道结(MTJ)结构包括具有可变磁化方向的自由层12、具有固定磁化方向的钉扎层14以及介于自由层12与钉扎层14之间的隧道阻挡层13。
穿过MTJ结构的电路径的电阻根据在隧道阻挡层13两侧的自由层12与钉扎层14的磁化方向之间的相对方向而呈现出具有不同电阻值的可变电阻。自由层12被构造为呈现出能够在所施加的信号(例如，在特定阈值之上的驱动电流)下而变化的可变磁化方向以产生MTJ结构的不同磁化状态，并且也可以被称为储存层。
钉扎层14被构造为呈现出固定磁化方向，并且也可以被称为参考层。自由层12和钉扎层14可以具有包括磁性材料的单层结构或多层结构。隧道阻挡层13介于自由层12与钉扎层14之间，以在数据读取操作和数据写入操作两者中允许电子隧穿。隧道阻挡层13可以包括绝缘氧化物。穿过MTJ结构的电路径的电阻根据在隧道阻挡层13两侧的自由层12与钉扎层14的磁化方向之间的相对方向而呈现出具有不同电阻值的可变电阻。因此，自由层12的磁化方向能够被控制以将MTJ结构设置为呈现用于储存不同数字数据的不同电阻值。自由层12的磁化方向的变化可以经由自旋极化电流(spin-polarized current)而由自旋转移矩(spin transfer torque)引起，该自旋极化电流经由电子隧穿而被引导流过隧道阻挡层13。在读取操作中，不改变自由层12的磁化方向的小读取电流被引导通过MTJ结构，以使得能够在自由层12的给定磁化方向上读出MTJ结构的电阻值。在写入操作中，足够大的自旋极化写入电流被引导通过MTJ结构，以产生足够高的自旋转移矩来改变自由层12的现有磁化方向，从而将新的磁化状态写入MTJ结构。
在一些实施例(诸如图1所示的示例)中，可变电阻元件10还可以包括一个或更多个附加层以改善MTJ结构的特性。例如，可变电阻元件10还可以包括移位消除层(或移位调整层)16、间隔层15、设置在MTJ结构之下的下层11、或设置在MTJ结构之上的上层17或者其他层。
移位消除层16可以形成在MTJ结构的一侧上(例如位于钉扎层14之上)，使得移位消除层16位于与其上形成有隧道阻挡层13的表面相对的位置。移位消除层16可以被构造为产生磁化，该磁化用于抵消或减少在自由层12处由钉扎层14产生的杂散磁场的影响。例如，移位消除层16可以被构造为在自由层12处产生磁化，该自由层12具有与钉扎层14的磁化方向相反或反向平行的磁化方向。移位消除层16可以具有包括铁磁材料的单层结构或多层结构。在一些文献中，移位消除层16可以被称为磁补偿层或偏置层，其磁化抵消在自由层12处由钉扎层14产生的杂散磁场。
在图1中的示例中，间隔层15为导电材料，其介于钉扎层14与移位消除层16之间并且提供钉扎层14与移位消除层16之间的反铁磁交换耦合。
为了维持钉扎层14与移位消除层16之间的强反铁磁交换耦合，需要在可变电阻元件10的整个制造工艺期间充分确保间隔层15的特性而不受影响。然而，在其他一些可变电阻元件设计中形成的间隔层15倾向于包括诸如Ru的导电材料，且这种MTJ易于在可变电阻元件10的制造工艺(其包括热处理工艺)期间改变其特性而使间隔层15的特性劣化。这部分是因为那些其他设计中的间隔层15包括诸如Ru的导电材料并且具有相对小的厚度。参考图1，间隔层15可以具有单层结构。因此，传统的可变电阻元件中的间隔层15会经由材料扩散而容易地与相邻的磁性层混合，使得间隔层15的特性可能由于通过后续的热处理工艺而出现的不期望的材料扩散来劣化。结果，钉扎层14与移位消除层16之间的反铁磁交换耦合可能由于间隔层15的特性的劣化而弱化，从而降低了可变电阻元件10的特性。
意识到上述情况后，需要一种间隔层，其能够在可变电阻元件的整个制造工艺期间保持稳定，以提供并维持在钉扎层14与移位消除层16之间的强反铁磁交换耦合，从而在具有可变电阻元件10的存储器件的寿命周期内改善可变电阻元件10的特性。根据所公开的技术的实施方式，提供一种半导体存储器，以例如通过包括具有改善的热稳定性并能够抑制层间混合的间隔层来获得可变电阻元件的期望特性，从而提高反铁磁交换耦合强度。
图2是示出根据所公开的技术的一个实施方式的可变电阻元件的示例的截面图。图1中的薄导电间隔层15在本示例中由图2中多层结构的复合间隔结构160来代替，以减弱与图1中的薄导电间隔层15的使用相关的技术问题。
参考图2，可变电阻元件100可以包括磁隧道结(MTJ)结构，该磁隧道结(MTJ)结构包括自由层130、钉扎层150和隧道阻挡层140。
自由层130、钉扎层150和隧道阻挡层140共同形成如上面所解释的呈现用于储存不同数据比特位的可变电阻值的MTJ结构的部分。自由层130具有可变磁化方向，钉扎层150具有固定磁化方向，而隧道阻挡层140介于自由层130与钉扎层150之间，以在数据读取操作和数据写入操作两者中允许电子隧穿。
自由层130可以具有在不同方向之间变化的可变磁化方向，以使MTJ结构具有可变电阻值。随着自由层130的磁化方向的变化，自由层130的磁化方向与钉扎层150的磁化方向的相对关系也变化，这允许可变电阻元件100储存不同数据或表示不同的数据比特位。自由层130也可以被称为储存层等。自由层130的磁化方向可以与自由层130的表面、隧道阻挡层140的表面以及钉扎层150的表面实质上垂直。换言之，自由层130的磁化方向可以与自由层130、隧道阻挡层140和钉扎层150的层叠方向实质上平行。因此，自由层130的磁化方向可以在向下方向与向上方向之间变化。自由层130的磁化方向的改变可以由自旋转移矩引起。
自由层130可以具有包括铁磁材料的单层结构或多层结构。例如，自由层130可以包括基于Fe、Ni或Co的合金(例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或Co-Fe-B合金)或者其他合金，或者自由层130可以包括金属的叠层，诸如Co/Pt、Co/Pd或其他。
隧道阻挡层140可以在数据读取操作和数据写入操作两者中允许电子隧穿。在用于储存新数据的写入操作中，高写入电流可以被引导穿过隧道阻挡层140，以改变自由层130的磁化方向，从而改变用于写入新数据比特位的MTJ的电阻状态。在读取操作中，低读取电流可以被引导穿过隧道阻挡层140而不改变自由层130的磁化方向，以测量在自由层130的现有磁化方向下的MTJ的现有电阻状态，从而读取MTJ中所储存的数据比特位。隧道阻挡层140可以包括电介质氧化物，例如，诸如Mg、Al、Ca、Sr、Ti、V、Nb、Y、Zn或Sn的材料的氧化物或其他氧化物，或者其混合氧化物。
钉扎层150可以具有与自由层130的磁化方向形成对比的钉扎磁化方向，并且可以被称为参考层等。在一些实施方式中，钉扎层150的磁化方向可以钉扎在向下方向上。在一些实施方式中，钉扎层150的磁化方向可以钉扎在向上方向上。
钉扎层150可以具有包括铁磁材料的单层结构或多层结构。例如，钉扎层150可以包括基于Fe、Ni或Co的合金(例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或Co-Fe-B合金)或其他合金，或者钉扎层150可以包括金属的叠层，诸如Co/Pt、Co/Pd或其他。
自由层130的磁化方向以及钉扎层150的磁化方向可以与层的界面(例如，自由层130与隧道阻挡层140之间的界面)实质上垂直。在一些实施方式中，可变电阻元件100可以包括垂直的MTJ结构。
可变电阻元件100可以通过使用MTJ结构的不同电阻状态来储存数据，并且可以通过根据施加到可变电阻元件100的电压或电流而在不同电阻状态之间切换来重写所储存的数据。为了将新数据写入具有基于MTJ的可变电阻元件100的存储单元中，写入电压或写入电流被施加到可变电阻元件100以通过自旋转移矩来改变自由层130的磁化方向。当自由层130的磁化方向与钉扎层150的磁化方向彼此平行时，可变电阻元件100可以处于低电阻状态，以储存指定的数字数据比特位，诸如“0”。相反，当自由层130的磁化方向与钉扎层150的磁化方向彼此反向平行时，可变电阻元件100可以处于高电阻状态，以储存指定的数字数据比特位，诸如“1”。在一些实施方式中，可变电阻元件100可以被配置为：当自由层130的磁化方向与钉扎层150的磁化方向彼此平行时，储存数据比特位“1”；而当自由层130的磁化方向与钉扎层150的磁化方向彼此反向平行时，储存数据比特位“0”。
在一些实施方式中，可变电阻元件100还可以包括执行各种功能以改善MTJ结构的特性的一个或更多个层。例如，可变电阻元件100还可以包括缓冲层110、下层120、间隔层160、移位消除层170以及覆盖层180。
缓冲层110可以设置在下层120下面并且促进下层120的晶体生长。当缓冲层110形成在下层120下面时，可以促进下层120的晶体生长，从而改善自由层130的垂直磁晶各向异性。缓冲层110可以具有包括金属、金属合金、金属氮化物或金属氧化物或者其组合的单层结构或多层结构。
下层120可以设置在自由层130下面，并且用于改善自由层130的垂直磁晶各向异性。
下层120可以具有包括金属、金属合金、金属氮化物或金属氧化物或者其组合的单层结构或多层结构。
覆盖层180可以用作硬掩模，该硬掩模用于将可变电阻元件100图案化。在一些实施方式中，覆盖层180可以包括各种导电材料，诸如金属。在一些实施方式中，覆盖层180可以包括几乎不具有钉扎孔或具有少量钉扎孔并对湿法和/或干法刻蚀具有高耐受性的金属材料。在一些实施方式中，覆盖层180可以包括金属、氮化物或氧化物，或者其组合。例如，覆盖层180可以包括诸如钌(Ru)的贵金属。
移位消除层170可以布置在覆盖层180与钉扎层150之间，并且可以被构造为在自由层130处产生磁化以抵消或减少由钉扎层150产生的杂散磁场的影响。在这种情况下，能够减少钉扎层150的杂散磁场的影响，从而能够减小自由层130中的偏置磁场。因此，移位消除层170可以用于抵消由钉扎层150的杂散磁场而引起的自由层130的磁化翻转特性(电滞曲线)的不期望的移位。移位消除层170可以具有与钉扎层150的磁化方向反向平行的磁化方向。在本实施方式中，当钉扎层150具有向下的磁化方向时，移位消除层170可以具有向上的磁化方向。相反，当钉扎层150具有向上的磁化方向时，移位消除层170可以具有向下的磁化方向。通过使钉扎层150与移位消除层170通过间隔层160而反铁磁耦合，移位消除层170可以与钉扎层150及间隔层160一起形成合成反铁磁(SAF)结构。移位消除层170可以具有包括铁磁材料的单层结构或多层结构。隧道阻挡层140位于自由层130与包括移位消除层170、钉扎层150及间隔层160的SAF结构之间。在本专利文件的后面部分将参考图3来进一步解释包括钉扎层150、间隔层160和移位消除层170的SAF结构。
此外，可以提供材料层以减小、减轻或释放由于钉扎层150与移位消除层170之间的晶格结构的差异和晶格不匹配而引起的应力，并且材料层可以介于钉扎层150与移位消除层170之间。该材料层可以包括非晶材料、导电材料或其他。该材料层可以包括金属、金属氮化物或金属氧化物。
间隔层160可以介于钉扎层150与移位消除层170之间，并且可以用于实现或提供SAF结构。在此实施方式中，间隔层160可以具有包括第一层160A、中间层160B和第二层160C的多层结构。有了该多层结构，间隔层160可以比图1中所示的间隔层15具有更大的厚度。
第一层160A可以被设置得比第二层160C更靠近钉扎层150。第二层160C可以被设置得比第一层160A更靠近移位消除层170。第一层160A和第二层160C中的每个层可以包括氧化物层或氮化物层，或者其组合，以减少材料扩散，从而减少不期望的混合。根据本实施方式，间隔层160中分别与第二层160C和第一层160A相对应的最上面部分和最下面部分包括氧化物层或氮化物层，或者其组合，以抑制与相邻磁性层的混合。由于间隔层160不与具有与其自身的磁特性不同的磁特性的相邻磁性层混合，因此间隔层160的磁特性能够被保持住而不受相邻磁性层的影响。因此，可以提高钉扎层150与移位消除层170之间的反铁磁交换耦合的强度。
中间层160B可以介于第一层160A与第二层160C之间，并且可以具有包括[Ru/x]n或[x/Ru]n的多层结构。Ru已被视为具有最大RKKY(Ruderman(鲁德曼)-Kittel(基特尔)-Kasuya(胜谷)-Yosida(良田))相互作用的单个材料，因此允许实现SAF结构。与Ru交替层叠的要素“x”可以包括金属、氧化物或氮化物，或者其组合。在一些实施方式中，要素“x”可以包括金属，诸如Ir、Rh、Ta、Pt、Co或Cr，或者氧化物，诸如CoOy、FeOy或NiOy，或者氮化物，诸如CoN、FeN、NiN或TaN。要素“n”可以表示层(Ru层和x层)的层叠次数，并且为大于零的整数(即，1或大于1的整数)。在本实施方式中，代替具有薄厚度的传统Ru单层(其作为用于反铁磁交换耦合的间隔件)，可变电阻元件100包括具有多层结构的间隔层160，该多层结构包括第一层160A、中间层160B和第二层160C，且中间层160B包括包含[Ru/x]n或[x/Ru]n的多层结构。因此，间隔层160能够具有更大的厚度，从而提高间隔层160的热稳定性。
已经观测到：具有包括Ru的单层结构的传统间隔层在大约0.45nm到0.5nm的厚度范围内具有最大的交换耦合强度。传统间隔层的大约0.45nm到0.5nm的厚度范围可以与交换耦合强度的峰值范围相对应。所公开的技术的间隔层160能够在比大约0.45nm到0.5nm的厚度范围更大的厚度处呈现最大的交换耦合强度。在所公开的技术的一些实施方式中，间隔层160可以具有0.5nm或更大的厚度。通过增大间隔层160的厚度，可以抑制因后续的热处理工艺而引起的间隔层160的特性的劣化。结果，间隔层160能够维持其特性而不受热处理工艺的影响，因此能够提高在钉扎层150与移位消除层170之间的反铁磁交换耦合强度。
在一些实施方式中，在图2中所示的可变电阻元件100中，钉扎层150与移位消除层170的相对位置可以相互交换。在这种情况下，钉扎层150可以位于比第一层160A更靠近第二层160C的位置，而移位消除层170可以位于比第二层160C更靠近第一层160A的位置。
将参考图3来更详细地解释根据此实施方式的包括钉扎层150、间隔层160和移位消除层170的SAF的示例。图3是示出图2中所示的可变电阻元件的一部分的截面图。
参考图3，间隔层160可以介于钉扎层150与移位消除层170之间，并且包括第一层160A、中间层160B和第二层160C。中间层160B可以包括层21、22、23和24。层21和23中的每个层可以包括Ru，而层22和24中的每个层可以包括金属、氧化物或氮化物，或者其组合。
在图3所示的实施方式中，中间层160B具有下述结构：Ru层与包括要素“x”的层(也被称为“x”层)的叠层被层叠两次。所公开的技术不限于此，且其他实施方式也是可能的。例如，在另一个实施方式中，中间层160B可以具有下述结构：Ru层与“x”层的叠层被层叠n次(n可以是1或更大的整数)。
照此，所公开的技术的间隔层160与被构造为Ru单层的传统间隔层具有不同的结构。所公开的技术的间隔层160可以具有包括第一层160A、中间层160B和第二层160C的多层结构，并且间隔层160可以支持钉扎层150与移位消除层170之间的反铁磁交换耦合。此外，中间层160B可以被形成为具有包括[Ru/x]n或[x/Ru]n的多层结构，且作为间隔层160的最上面部分和最下面部分的第一层160A和第二层160C可以由氧化物层和/或氮化物层形成或者包括氧化物层和/或氮化物层。因此，可以增大间隔层160的厚度，从而提高间隔层160的热稳定性并且抑制与相邻磁性层的混合。结果，能够提高钉扎层150与移位消除层170之间的反铁磁交换耦合强度。
在图2和图3所示的实施方式中，自由层130形成在钉扎层150下面。所公开的技术不限于此，且在另一个实施方式中，自由层130可以形成在钉扎层150之上。
图4是示出根据所公开的技术的另一个实施方式的可变电阻元件的截面图。描述将集中在与图2所示的实施方式的差异上。
参考图4，可变电阻元件200可以包括缓冲层210、下层220、自由层230、隧道阻挡层240、钉扎层250和覆盖层260。图4所示的实施方式与图2所示的实施方式的不同之处在于：自由层230具有SAF结构。
在图4所示的实施方式中，自由层230具有多层结构。自由层230可以包括第一磁性层232、间隔层234和第二磁性层236。在第一磁性层232与第二磁性层236之间的反铁磁交换耦合可以通过间隔层234而形成。
实质上促成磁阻(MR)的第二磁性层236可以具有bcc(001)结构，以提高交换耦合的多层结构中的MR。通过使在bcc(001)方向上被设置得更靠近隧道阻挡层240的第二磁性层236结晶，可以确保足够的交换耦合能并提高MR。
第一磁性层232和第二磁性层236中的每个层可以具有包括铁磁材料的单层结构或多层结构。例如，第一磁性层232和第二磁性层236中的每个层可以包括基于Fe、Ni或Co的合金(例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或Co-Fe-B合金)或者其他合金，或者第一磁性层232和第二磁性层236中的每个层可以包括金属的叠层，诸如Co/Pt、Co/Pd或其他。
此外，用于释放或减轻由于第一磁性层232与第二磁性层236之间的晶格结构的差异和晶格不匹配而引起的应力的材料层可以介于第一磁性层232与第二磁性层236之间。该材料层可以包括非晶材料、导电材料或其他。该材料层可以包括金属、金属氮化物或金属氧化物。
间隔层234可以包括第一层234A、中间层234B和第二层234C。
第一层234A和第二层234C中的每个层可以包括氧化物层或氮化物层，或者其组合。中间层234B可以具有包括[Ru/x]n或[x/Ru]n的多层结构。与Ru交替层叠的要素“x”可以包括金属、氧化物或氮化物，或者其组合。在一些实施方式中，要素“x”可以包括金属，诸如Ir、Rh、Ta、Pt、Co或Cr，或者氧化物，诸如CoOy、FeOy或NiOy，或者氮化物，诸如CoN、FeN、NiN或TaN。要素“n”可以表示层(Ru层和x层)的层叠次数，并且为1或更大的整数。
将参考图5来详细解释根据此实施方式的包括第一磁性层232、间隔层234和第二磁性层236的SAF结构的示例。图5是示出图4所示的可变电阻元件的一部分的截面图。
参考图5，间隔层234可以介于第一磁性层232与第二磁性层236之间，并且可以包括第一层234A、中间层234B和第二层234C。中间层234B可以包括层31、32、33、34、35和36。层32、34和36中的每个层可以包括Ru，而层31、33和35中的每个层可以包括金属、氧化物或氮化物，或者其组合。
在图5示出的实施方式中，中间层234B具有下述结构：Ru层与“x”层的叠层被层叠三次。所公开的技术不限于此，且其他实施方式也是可能的。例如，在另一个实施方式中，中间层234B可以具有下述结构：Ru层与“x”层的叠层被层叠n次(n可以是1或更大的整数)。
在图4和图5所示的实施方式中，间隔层234能够具有更大的厚度，例如0.5nm或更大的厚度。间隔层234的厚度比传统Ru单个间隔层的厚度大。因此，所公开的技术的间隔层234能够提高热稳定性。此外，通过在间隔层234的最上面部分和最下面部分处形成氧化物层和/或氮化物层，可以抑制与相邻磁性层的混合并且提高反铁磁交换耦合的强度。
在图4和图5所示的实施方式中，自由层230形成在钉扎层250下面。在另一个实施方式中，自由层230可以形成在钉扎层250之上。
在图4和图5所示的实施方式中，自由层230可以具有SAF结构。在另一个实施方式中，钉扎层250可以具有SAF结构。在这种情况下，钉扎层250可以包括第一磁性层、间隔层和第二磁性层，且通过间隔层234在第一磁性层232与第二磁性层236之间形成反铁磁交换耦合。
参考图6A和图6B来解释通过根据所公开的技术的实施方式而获得的效果。
图6A是示出根据所公开的技术的实施方式和使用图1中的结构的比较示例的合成反铁磁(SAF)结构的交换耦合强度的曲线图，而图6B是示出根据所公开的技术的实施方式和使用图1中的结构的比较示例的合成反铁磁(SAF)结构的交换耦合能的曲线图。具体地，图6A中的竖轴示出了表示交换耦合场(Hex)的值，图6B中的竖轴示出了表示交换耦合能量密度(Jex)的值，而图6A和图6B中的横轴示出了间隔层的厚度。
在图6A和图6B中，比较示例表示基于图1所示的结构的SAF结构，该SAF结构包括：包含铁磁材料的钉扎层、包含铁磁材料的移位消除层以及介于钉扎层与移位消除层之间的Ru单层；示例1表示SAF结构，该SAF结构包括：包含铁磁材料的钉扎层、包含铁磁材料的移位消除层以及具有包含氧化物/[Ru/x]n/氧化物的多层结构的间隔件；且示例2表示SAF结构，该SAF结构包括：包含铁磁材料的钉扎层、包含铁磁材料的移位消除层以及具有包含氧化物/[x/Ru]n/氧化物的多层结构的间隔件。要素“x”可以包括氧化物或氮化物，或者其组合。
如图6A和图6B所示，与包括Ru单层间隔件的比较示例相比，包括具有多层结构的间隔件的示例1和示例2具有改善的交换耦合特性(即，提高的交换耦合强度和提高的交换耦合能)。此外，示例1和示例2在大于0.5nm的厚度范围处具有交换耦合强度和交换耦合能的最大值。由于比较示例在小于0.5nm的厚度范围处具有交换耦合强度和交换耦合能的最大值，因此示例1和示例2中的峰值厚度比包括用于间隔件的Ru单层的示例中的峰值厚度大。
照此，根据此实施方式，与传统Ru单层间隔件相比，可以增大SAF结构中的间隔件的厚度。因此，能够提高间隔件的热稳定性，以在后续的热处理工艺期间避免特性的劣化并抑制与相邻层的混合。结果，能够提高SAF结构中的交换耦合强度，从而确保优异的器件特性。
如本文件中所公开的半导体存储器件可以包括可变电阻元件100的单元阵列以储存数据。半导体存储器还可以包括各种组件(诸如线、元件等)以驱动或控制每个可变电阻元件100。参考图7A和图7B对此作出了示例性的说明。
图7A是用于说明根据所公开的技术的实施方式的存储器件及其制造方法的截面图。
参考图7A，本实施方式的存储器件可以包括衬底400、形成在衬底400之上的下接触420、形成在下接触420之上的可变电阻元件100以及形成在可变电阻元件100之上的上接触350。对于每个可变电阻元件100，能够在衬底400之上提供用于控制对特定的可变电阻元件100的访问的特定结构(例如，晶体管)以控制可变电阻元件100，该特定结构作为开关或开关电路/元件，其中开关能够被导通以选择可变电阻元件100或者被关断以不选择可变电阻元件100。下接触420可以设置在衬底400之上，并且可以将可变电阻元件100的下端部耦接到衬底400的一部分(例如，作为可变电阻元件100的开关电路的晶体管的漏极)。上接触450可以设置在可变电阻元件100之上，并且可以将可变电阻元件100的上端部耦接到特定的线(未示出)，例如位线。在图7A中，示出了两个可变电阻元件100作为可变电阻元件100的阵列中的元件的示例。
可以通过下面的工艺来制造上面的存储器件。
首先，可以提供其中形成有晶体管等的衬底400，然后可以在衬底400之上形成第一层间电介质层410。随后，可以通过选择性地刻蚀第一层间电介质410以形成暴露出衬底400的一部分的孔H并且用导电材料填充孔H来形成下接触420。接着，可以通过在第一层间电介质层410和下接触420之上形成用于可变电阻元件100的材料层并且选择性地刻蚀材料层来形成可变电阻元件100。用于形成可变电阻元件100的刻蚀工艺可以包括具有强物理刻蚀特性的IBE方法。然后，可以形成第二层间电介质层430以覆盖可变电阻元件100。之后，可以在可变电阻元件100与第二层间电介质层430之上形成第三层间电介质层440，然后可以形成穿过第三层间电介质层440并耦接到可变电阻元件100的上端部的上接触450。
在根据本实施方式的存储器件中，形成可变电阻元件100的所有层可以具有彼此对准的侧壁。那是因为通过使用一个掩模的刻蚀工艺来形成可变电阻元件100。
与图7A的实施方式不同，可以将可变电阻元件100的一部分与其他部分分开图案化。此工艺在图7B中被示出。
图7B是用于说明根据所公开的技术的另一个实施方式的存储器件及其制造方法的截面图。下面的描述将集中在与图7A的实施方式的差异上。
参考图7B，根据本实施方式的存储器件可以包括下述的可变电阻元件100：可变电阻元件100的部分(例如，缓冲层110和下层120)具有与其他层不对准的侧壁。如图7B所示，缓冲层110和下层120可以具有与下接触520对准的侧壁。
可以通过下面的工艺来制造图7B中的存储器件。
首先，可以在衬底500之上形成第一层间电介质层510，然后可以选择性地刻蚀第一层间电介质层500以形成暴露出衬底500的一部分的孔H。随后，可以形成下接触520以填充孔H的下部。例如，可以通过下述的一系列工艺来形成下接触520：形成导电材料以覆盖其中形成有孔的所得结构；以及通过回蚀处理等去除该导电材料的一部分，直到该导电材料具有期望的厚度。接着，可以形成缓冲层110和下层120以便填充孔H的剩余部分。例如，可以通过下述步骤来形成缓冲层110：形成用于形成覆盖其中形成有下接触520的所得结构的缓冲层110的材料层；然后通过例如回蚀处理去除该材料层的一部分，直到该材料层具有期望的厚度。此外，可以通过下述步骤来形成下层120：形成用于形成覆盖其中形成有下接触520和缓冲层110的所得结构的下层120的材料层；然后执行诸如CMP(化学机械抛光)的平坦化工艺，直到暴露出第一层间电介质层510的顶表面。然后，可以通过在下接触520和第一层间电介质层510之上形成用于形成可变电阻元件100的除了缓冲层110和下层120以外的剩余层的材料层来形成可变电阻元件100的剩余部分。
后续的工艺可以与图7A中所示的那些实质上相同。
在本实施方式中，能够减小为了形成可变电阻元件100而需要被一次刻蚀的高度，这可以降低刻蚀工艺的难度水平。
虽然在本实施方式中，缓冲层110和下层120被掩埋在孔H中，但是可变电阻元件100的其他部分也可以根据需要而被掩埋。
基于所公开的技术的上述和其他存储电路或半导体器件能够用于一系列设备或***。图8至图12提供了能够实施本文公开的存储电路的设备或***的一些示例。
图8是基于所公开的技术实施存储电路的微处理器的配置图的示例。
参考图8，微处理器1000可以执行用于控制和调谐从各种外部设备接收数据、处理数据并将处理结果输出到外部设备的一系列过程的任务。微处理器1000可以包括存储单元1010、运算单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元1010是将数据储存在微处理器1000中的部件，如处理器寄存器、寄存器等。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行下述功能：暂时储存要由运算单元1020执行的运算所针对的数据、执行运算的结果数据和其中储存有用于执行运算的数据的地址。
存储单元1010可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储单元1010可以包括第一磁性层、第二磁性层以及介于第一磁性层与第二磁性层之间的间隔层，其中，间隔层包括第一层、第二层以及介于第一层与第二层之间的中间层，以及其中，第一层和第二层中的每个层包括氧化物或氮化物，或者氧化物与氮化物的组合，中间层包括包含[Ru/x]n或[x/Ru]n的多层结构，x包括金属、氧化物或氮化物，或者金属、氧化物和氮化物的组合，且n表示1或更大的整数。由此，可以改善存储单元1010的数据储存特性。结果，可以改善微处理器1000的操作特性。
运算单元1020可以根据控制单元1030对命令进行解码的结果来执行四则算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从存储单元1010、运算单元1020和微处理器1000的外部设备接收信号，执行命令的提取、解码和对微处理器1000的信号的输入和输出的控制，并且执行由程序所代表的处理。
根据本实施方式的微处理器1000可以另外包括：高速缓冲存储单元1040，其能够暂时储存要从外部设备而非存储单元1010输入的数据或要被输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可以通过总线接口1050来与存储单元1010、运算单元1020和控制单元1030交换数据。
图9是基于所公开的技术的实施方式来实现存储电路的处理器的配置图的示例。
参考图9，处理器1100可以通过包括除了微处理器(其执行用于控制和调谐从各种外部设备接收数据、处理数据和将处理结果输出到外部设备的一系列过程的任务)的那些功能之外的各种功能来改善性能并实现多功能性。处理器1100可以包括用作微处理器的核心单元1110、用于暂时储存数据的高速缓冲存储单元1120以及用于在内部设备与外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上***(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储单元1111、运算单元1112和控制单元1113。
存储单元1111是将数据储存在处理器1100中的部件，如处理器寄存器、寄存器等。存储单元1111可以包括数据寄存器、地址寄存器和浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行下述功能：暂时储存要由运算单元1112执行的运算所针对的数据、执行运算的结果数据和其中储存有用于执行运算的数据的地址。运算单元1112是在处理器1100中执行运算的部件。运算单元1112可以根据控制单元1113对命令进行解码的结果等来执行四则算术运算、逻辑运算。运算单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从存储单元1111、运算单元1112和处理器1100的外部设备接收信号，执行命令的提取、解码和对处理器1100的信号的输入和输出的控制，并且执行由程序所代表的处理。
高速缓冲存储单元1120是暂时地储存数据以补偿在以高速运行的核心单元1110与以低速运行的外部设备之间的数据处理速度的差值的部件。高速缓冲存储单元1120可以包括主储存部1121、次级储存部1122和第三级储存部1123。通常，高速缓冲存储单元1120包括主储存部1121和次级储存部1122，并且在需要高储存容量的情况下，可以包括第三级储存部1123。根据场合需要，高速缓冲存储单元1120可以包括更多数量的储存部。也就是说，包括在高速缓冲存储单元1120中的储存部的数量可以根据设计而变化。主储存部1121、次级储存部1122和第三级储存部1123储存并区分数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，主储存部1121的速度可以最大。高速缓冲存储单元1120的主储存部1121、次级储存部1122和第三级储存部1123中的至少一个储存部可以包括根据实施方式的上述半导体器件的一个或更多个。例如，高速缓冲存储单元1120可以包括第一磁性层、第二磁性层以及介于第一磁性层与第二磁性层之间的间隔层，其中间隔层包括第一层、第二层以及介于第一层与第二层之间的中间层，以及其中第一层和第二层中的每个层包括氧化物或氮化物，或者氧化物与氮化物的组合，中间层包括包含[Ru/x]n或[x/Ru]n的多层结构，x包括金属、氧化物或氮化物，或者金属、氧化物和氮化物的组合，且n表示1或更大的整数。由此，可以改善高速缓冲存储单元1120的数据储存特性。结果，可以改善处理器1100的操作特性。
虽然图9中示出了主储存部1121、次级储存部1122和第三级储存部1123都被配置在高速缓冲存储单元1120的内部，但是应注意，高速缓冲存储单元1120的主储存部1121、次级储存部1122和第三级储存部1123都可以被配置在核心单元1110的外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度的差值。同时，应注意，高速缓冲存储单元1120的主储存部1121可以设置在核心单元1110的内部，而次级储存部1122和第三级储存部1123可以被配置在核心单元1110的外部，以增强补偿数据处理速度的差值的功能。在另一个实施方式中，主储存部1121和次级储存部1122可以设置在核心单元1110的内部，而第三级储存部1123可以设置在核心单元1110的外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备并允许数据被有效地传输的部件。
根据本实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接连接，或者经由总线接口1130连接。多个核心单元1110可以与核心单元1110的上述配置以相同的方式来配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的主储存部1121可以对应于多个核心单元1110的数量而被配置在每个核心单元1110中，而次级储存部1122和第三级储存部1123可以被以经由总线接口1130而共享的方式配置在多个核心单元1110的外部。主储存部1121的处理速度可以比次级储存部1122的处理速度和第三级储存部1123的处理速度大。在另一个实施方式中，主储存部1121和次级储存部1122可以对应于多个核心单元1110的数量而被配置在每个核心单元1110中，而第三级储存部1123可以被以经由总线接口1130而共享的方式配置在多个核心单元1110的外部。
根据本实施方式的处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其能够以有线或无线的方式向外部设备发送数据和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理在处理器1100中处理的数据或从外部输入设备输入的数据，并将处理后的数据输出到外部接口设备等。此外，处理器1100可以包括多个不同的模块和器件。在这种情况下，添加的多个模块可以通过总线接口1130来与核心单元1110和高速缓冲存储单元1120交换数据并且彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及与上述存储器具有类似功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网和电力线通信(PLC)，诸如经由传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协定(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)和超宽带(UWB)，诸如在没有传输线的情况下发送和接收数据的各种设备等。
存储器控制单元1160用于管理并处理在处理器1100与根据不同通信标准操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机***接口)、RAID(独立磁盘冗余阵列)、SSD(固态硬盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等的设备。
媒体处理单元1170可以处理在处理器1100中处理的数据或从外部输入设备以图像、语音和其它形式输入的数据，并且可以将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清音频设备(HD音频)和高清晰度多媒体接口(HDMI)控制器等。
图10是基于所公开的技术的实施方式来实现存储电路的***的配置图的示例。
参考图10，作为用于处理数据的装置的***1200可以执行输入、处理、输出、通信、储存等，以对数据进行一系列操控。***1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口器件1240等。本实施方式的***1200可以是使用处理器操作的各种电子***，如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能手机、数字音乐播放器、PMP(便携式多媒体播放器)、相机、全球定位***(GPS)、摄像机、录音机、远程信息处理、视听(AV)***、智能电视等。
处理器1210可以对输入的命令进行解码，处理对储存在***1200中的数据的运算、比较等，并且对这些操作进行控制。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220是能够在运行程序时暂时储存、调用和运行来自辅助存储器件1230的程序代码或数据以及即使在电源被切断时也能保存所存储的内容的储存器。主存储器件1220可以包括第一磁性层、第二磁性层以及介于第一磁性层与第二磁性层之间的间隔层，其中间隔层包括第一层、第二层以及介于第一层与第二层之间的中间层，以及其中第一层和第二层中的每个层包括氧化物或氮化物，或者氧化物与氮化物的组合，中间层包括包含[Ru/x]n或[x/Ru]n的多层结构，x包括金属、氧化物或氮化物，或者金属、氧化物和氮化物的组合，且n表示1或更大的整数。由此，可以改善主存储器件1220的数据储存特性。结果，可以改善***1200的操作特性。
此外，主存储器件1220还可以包括易失性存储器类型(当电源被切断时其全部内容被擦除)的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同地，主存储器件1220可以不包括根据实施方式的半导体器件，而可以包括易失性存储器类型(当电源被切断时其全部内容被擦除)的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1230是用于储存程序代码或数据的存储器件。虽然辅助存储器件1230的速度比主存储器件1220慢，但辅助存储器件1230能够储存更大量的数据。辅助存储器件1230可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，辅助存储器件1230可以包括第一磁性层、第二磁性层以及介于第一磁性层与第二磁性层之间的间隔层，其中间隔层包括第一层、第二层以及介于第一层与第二层之间的中间层，以及其中第一层和第二层中的每个层包括氧化物或氮化物，或者氧化物与氮化物的组合，中间层包括包含[Ru/x]n或[x/Ru]n的多层结构，x包括金属、氧化物或氮化物，或者金属、氧化物和氮化物的组合，且n表示1或更大的整数。由此，可以改善辅助存储器件1230的数据储存特性。结果，可以改善***1200的操作特性。
此外，辅助存储器件1230还可以包括数据储存***(参见图11的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学两者的磁光盘、固态硬盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等。与此不同地，辅助存储器件1230可以不包括根据实施方式的半导体器件，而可以包括数据储存***(参见图11的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学两者的磁光盘、固态硬盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等。
接口器件1240可以用于执行本实施方式的***1200与外部设备之间的命令和数据的交换。接口器件1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网和电力线通信(PLC)，诸如经由传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协定(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)和超宽带(UWB)，诸如在没有传输线的情况下发送和接收数据的各种设备等。
图11是基于所公开的技术的实施方式来实现存储电路的数据储存***的配置图的示例。
参考图11，数据储存***1300可以包括：储存器件1310，其作为用于储存数据的组件而具有非易失性特性；控制器1320，其控制储存器件1310；接口1330，其用于与外部设备连接；以及暂时储存器件1340，其用于暂时储存数据。数据储存***1300可以是盘类型，诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字多功能光盘(DVD)和固态硬盘(SSD)等；也可以是卡类型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(MSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等。
储存器件1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存器件1310与接口1330之间的数据交换。为此，控制器1320可以包括：处理器1321，其用于执行以下操作：对从数据储存***1300的外部经由接口1330输入的命令进行处理等。
接口1330用于执行数据储存***1300与外部设备之间的命令和数据的交换。在数据储存***1300是卡类型的情况下，接口1330可以与如下设备中使用的接口兼容：诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(MSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等；或者接口1330可以与在类似于上述设备的设备中使用的接口兼容。在数据储存***1300是盘类型的情况下，接口1330可以与如下接口兼容：诸如IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机***接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)和USB(通用串行总线)等；或者接口1330可以与类似于上述接口的接口兼容。接口1330可以与彼此类型不同的一个或更多个接口兼容。
暂时储存器件1340能够暂时地储存数据，以根据与外部设备、控制器和***的接口的多样化和高性能而在接口1330与储存器件1310之间高效传输数据。用于暂时储存数据的暂时储存器件1340可以包括根据实施方式的上述半导体器件中的一个或更多个。暂时储存器件1340可以包括第一磁性层、第二磁性层以及介于第一磁性层与第二磁性层之间的间隔层，其中间隔层包括第一层、第二层以及介于第一层与第二层之间的中间层，以及其中第一层和第二层中的每个层包括氧化物或氮化物，或者氧化物与氮化物的组合，中间层包括包含[Ru/x]n或[x/Ru]n的多层结构，x包括金属、氧化物或氮化物，或者金属、氧化物和氮化物的组合，且n表示1或更大的整数。由此，可以改善储存器件1310或暂时储存器件1340的数据储存特性。结果，可以改善数据储存***1300的操作特性和数据储存特性。
图12是基于所公开的技术的实施方式来实现存储电路的存储***的配置图的示例。
参考图12，存储***1400可以包括：作为用于储存数据的组件而具有非易失性特性的存储器1410；控制存储器1410的存储器控制器1420；用于与外部设备连接的接口1430等。存储***1400可以是卡类型，诸如固态硬盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(MSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等。
用于储存数据的存储器1410可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储器1410可以包括第一磁性层、第二磁性层以及介于第一磁性层与第二磁性层之间的间隔层，其中间隔层包括第一层、第二层以及介于第一层与第二层之间的中间层，以及其中第一层和第二层中的每个层包括氧化物或氮化物，或者氧化物与氮化物的组合，中间层包括包含[Ru/x]n或[x/Ru]n的多层结构，x包括金属、氧化物或氮化物，或者金属、氧化物和氮化物的组合，且n表示1或更大的整数。由此，可以改善存储器1410的数据储存特性。结果，可以改善存储***1400的操作特性和数据储存特性。
此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括：处理器1421，其用于对从存储***1400的外部经由接口1430输入的命令执行操作，并对从存储***1400的外部经由接口1430输入的命令进行处理。
接口1430用于执行存储***1400与外部设备之间的命令和数据的交换。接口1430可以与如下设备中使用的接口兼容：诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等；或者接口1430可以与在类似于上述设备的设备中使用的接口兼容。接口1430可以与彼此类型不同的一个或更多个接口兼容。
根据本实施方式的存储***1400还可以包括：缓冲存储器1440，其用于根据与外部设备、存储器控制器和存储***的接口的多样化和高性能而在接口1430与存储器1410之间高效传输数据。例如，用于暂时储存数据的缓冲存储器1440可以包括根据实施方式的上述半导体器件中的一个或更多个。缓冲存储器1440可以包括第一磁性层、第二磁性层以及介于第一磁性层与第二磁性层之间的间隔层，其中间隔层包括第一层、第二层以及介于第一层与第二层之间的中间层，以及其中第一层和第二层中的每个层包括氧化物或氮化物，或者氧化物与氮化物的组合，中间层包括包含[Ru/x]n或[x/Ru]n的多层结构，x包括金属、氧化物或氮化物，或者金属、氧化物和氮化物的组合，且n表示1或更大的整数。由此，可以改善缓冲存储器1440的数据储存特性。结果，可以改善存储***1400的操作特性和数据储存特性。
此外，根据本实施方式的缓冲存储器1440还可以包括：具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等；以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)和磁性随机存取存储器(MRAM)等。与此不同地，缓冲存储器1440可以不包括根据实施方式的半导体器件，而可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)和磁性随机存取存储器(MRAM)等。
在基于本文件中所公开的存储器件的图8至图12的电子设备或***的上述示例中的特征可以在各种设备、***或应用中实施。一些示例包括移动电话或其它便携式通信设备、平板电脑、笔记本电脑或膝上型电脑、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、具有无线通信功能的腕表或其它可穿戴式设备。
尽管本专利文件中包含许多细节，但是这些不应该被理解为对任何发明的范围或可以要求保护的范围的限制，而是被理解为专门针对特定发明的特定实施例的特征的描述。本专利文件中在各个实施例的上下文中描述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例的上下文中描述的各种特征也可以在多个实施例中单独地实现或以任何合适的子组合来实现。此外，虽然特征可能在上面被描述为以特定组合起作用，并且甚至最初要求如此，但是在一些情况下，可以从所要求保护的组合中去除来自该组合的一个或更多个特征，且所要求保护的组合可以是针对子组合或子组合的变体。
类似地，尽管在附图中以特定的顺序对操作进行了描述，但是这不应该被理解为需要以所示出的特定次序或按顺序的次序来执行这些操作，或者不应该被理解为需要执行所示出的全部操作来实现期望的结果。此外，在本专利文件中所描述的实施例中的各种***组件的分离不应被理解为所有实施例中都需要这种分离。
仅描述了一些实施方式和示例。基于本专利文件中描述和图示的内容，可以做出其它的实施方式、改进和变化。

Claims (20)

1.一种电子设备，其包括半导体存储器，其中，所述半导体存储器包括：
第一磁性层；
第二磁性层；以及
间隔层，其介于所述第一磁性层与所述第二磁性层之间，
其中，所述间隔层包括第一层、第二层以及介于所述第一层与所述第二层之间的中间层，
其中，所述第一层和所述第二层中的每个层包括氧化物或氮化物，或者氧化物与氮化物的组合，所述中间层包括包含[Ru/x]n或[x/Ru]n的多层结构，其中x包括金属、氧化物或氮化物，或者金属、氧化物和氮化物的组合，且其中n表示1或更大的整数。
2.根据权利要求1所述的电子设备，其中，所述第一磁性层、所述间隔层、所述第二磁性层形成合成反铁磁SAF结构。
3.根据权利要求1所述的电子设备，其中，x包括金属、氧化物或氮化物，所述金属包括Ir、Rh、Ta、Pt、Co或Cr，或者其组合，所述氧化物包括CoOy、FeOy或NiOy，或者其组合，所述氮化物包括CoN、FeN、NiN或TaN，或者其组合。
4.根据权利要求1所述的电子设备，其中，所述间隔层具有0.5nm或更大的厚度。
5.根据权利要求1所述的电子设备，其中，所述间隔层被构造为在比如下Ru单层的厚度大的厚度处呈现期望的交换耦合特性：所述Ru单层用作所述间隔层以呈现所述期望的交换耦合特性。
6.根据权利要求1所述的电子设备，其中，所述第一磁性层和所述第二磁性层中的每个磁性层具有固定磁化方向，且所述第一磁性层的磁化方向与所述第二磁性层的磁化方向彼此反向平行。
7.根据权利要求1所述的电子设备，其中，所述第一磁性层和所述第二磁性层中的每个磁性层包括包含铁磁材料的单层结构或多层结构。
8.根据权利要求1所述的电子设备，其中，所述第一磁性层包括具有固定磁化方向的钉扎层，而所述第二磁性层包括被构造为抵消或减少由所述钉扎层产生的杂散磁场的影响的移位消除层。
9.根据权利要求1所述的电子设备，还包括材料层，所述材料层介于所述第一磁性层与所述第二磁性层之间并被构造为释放由于所述第一磁性层与所述第二磁性层之间的晶格结构的差异和晶格不匹配而引起的应力。
10.根据权利要求1所述的电子设备，其还包括微处理器，所述微处理器包括：
控制单元，其被配置为从所述微处理器的外部接收包括命令的信号，并且执行所述命令的提取、解码或对所述微处理器的信号的输入或输出的控制；
运算单元，其被配置为基于所述控制单元对所述命令进行解码的结果来执行运算；以及
存储单元，其被配置为储存用于执行所述运算的数据、与执行所述运算的结果相对应的数据或针对其执行所述运算的数据的地址，
其中，所述半导体存储器是所述微处理器中的所述存储单元的一部分。
11.根据权利要求1所述的电子设备，其还包括处理器，所述处理器包括：
核心单元，其被配置为基于从所述处理器的外部输入的命令，通过使用数据来执行与所述命令相对应的运算；
高速缓冲存储单元，其被配置为储存用于执行所述运算的数据、与执行所述运算的结果相对应的数据或针对其执行所述运算的数据的地址；以及
总线接口，其连接在所述核心单元与所述高速缓冲存储单元之间，并且被配置为在所述核心单元与所述高速缓冲存储单元之间传输数据，
其中，所述半导体存储器是所述处理器中的所述高速缓冲存储单元的一部分。
12.根据权利要求1所述的电子设备，其还包括处理***，所述处理***包括：
处理器，其被配置为对由所述处理器接收到的命令进行解码并且基于对所述命令进行解码的结果来控制针对信息的操作；
辅助存储器件，其被配置为储存对所述命令进行解码的程序和所述信息；
主存储器件，其被配置为调用和储存来自所述辅助存储器件的所述程序和所述信息，使得所述处理器能够在运行所述程序时使用所述程序和所述信息执行所述操作；以及
接口器件，其被配置为执行在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与外部之间的通信，
其中，所述半导体存储器是所述处理***中的所述辅助存储器件或所述主存储器件的一部分。
13.根据权利要求1所述的电子设备，其还包括数据储存***，所述数据储存***包括：
储存器件，其被配置为储存数据并且不管电源如何都保存所储存的数据；
控制器，其被配置为根据从外部输入的命令而控制向所述储存器件输入数据和从所述储存器件输出数据；
暂时储存器件，其被配置为暂时储存在所述储存器件与所述外部之间交换的数据；以及
接口，其被配置为执行在所述储存器件、所述控制器和所述暂时储存器件中的至少一个与所述外部之间的通信，
其中，所述半导体存储器是所述数据储存***中的所述储存器件或所述暂时储存器件的一部分。
14.根据权利要求1所述的电子设备，其还包括存储***，所述存储***包括：
存储器，其被配置为储存数据并且不管电源如何都保存所储存的数据；
存储器控制器，其被配置为根据从外部输入的命令而控制向所述存储器输入数据和从所述存储器输出数据；
缓冲存储器，其被配置为缓冲在所述存储器与所述外部之间交换的数据；以及
接口，其被配置为执行在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与所述外部之间的通信，
其中，所述半导体存储器是所述存储***中的所述存储器或所述缓冲存储器的一部分。
15.一种电子设备，其包括半导体存储器，其中，所述半导体存储器包括磁隧道结MTJ结构，所述磁隧道结MTJ结构包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于所述自由层与所述钉扎层之间的隧道阻挡层，
其中，所述自由层或所述钉扎层包括第一磁性层、第二磁性层以及介于所述第一磁性层与所述第二磁性层之间的间隔层，并且被构造成使得所述第一磁性层与所述第二磁性层通过所述间隔层而进行反铁磁交换耦合，
其中，所述间隔层包括包含[Ru/x]n或[x/Ru]n的多层结构并且在比如下Ru单层的厚度大的厚度处呈现期望的交换耦合特性：所述Ru单层用作所述间隔层以呈现所述期望的交换耦合特性，其中x包括金属、氧化物或氮化物，或者金属、氧化物和氮化物的组合，且n表示1或更大的整数。
16.根据权利要求15所述的电子设备，其中，x包括金属、氧化物或氮化物，所述金属包括Ir、Rh、Ta、Pt、Co或Cr，或者其组合，所述氧化物包括CoOy、FeOy或NiOy，或者其组合，所述氮化物包括CoN、FeN、NiN或TaN，或者其组合。
17.根据权利要求15所述的电子设备，其中，所述间隔层具有0.5nm或更大的厚度。
18.根据权利要求15所述的电子设备，其中，所述间隔层还包括设置在所述多层结构之上并包括氧化物或氮化物或者其组合的材料层以及设置在所述多层结构下面并包括氧化物或氮化物或者其组合的另一个材料层。
19.根据权利要求15所述的电子设备，其中，所述第一磁性层和所述第二磁性层中被设置得更靠近所述隧道阻挡层的任意一个具有bcc(001)结构。
20.根据权利要求15所述的电子设备，还包括材料层，所述材料层介于所述第一磁性层与所述第二磁性层之间并被构造为释放由于所述第一磁性层与所述第二磁性层之间的晶格结构的差异和晶格不匹配而引起的应力。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112289923A (zh) * 2019-07-25 2021-01-29 上海磁宇信息科技有限公司 磁性随机存储器的磁性隧道结结构

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114605B2 (en) * 2018-08-12 2021-09-07 HeFeChip Corporation Limited Composite storage layer for magnetic random access memory devices
CN117425389A (zh) 2019-05-20 2024-01-19 联华电子股份有限公司 半导体元件及其制作方法
CN112310272B (zh) * 2019-07-25 2023-05-23 上海磁宇信息科技有限公司 磁性随机存储器的磁性隧道结结构
CN112736194A (zh) * 2019-10-14 2021-04-30 上海磁宇信息科技有限公司 磁性隧道结结构及磁性随机存储器
KR20210075467A (ko) * 2019-12-13 2021-06-23 에스케이하이닉스 주식회사 전자 장치
KR20220053248A (ko) 2020-10-22 2022-04-29 삼성전자주식회사 자기 소자

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003324225A (ja) * 2002-04-26 2003-11-14 Nec Corp 積層フェリ型磁性薄膜並びにそれを使用した磁気抵抗効果素子及び強磁性トンネル素子
US20050133840A1 (en) * 2003-12-18 2005-06-23 Pietambaram Srinivas V. Synthetic antiferromagnet structures for use in mtjs in mram technology
US20140037990A1 (en) * 2012-07-31 2014-02-06 International Business Machines Corporation Magnetic random access memory with synthetic antiferromagnetic storage layers and non-pinned reference layers
US20150029779A1 (en) * 2013-07-25 2015-01-29 SK Hynix Inc. Electronic device and method for fabricating the same
KR20170057116A (ko) * 2015-11-16 2017-05-24 삼성전자주식회사 자기 터널 접합 장치, 자기 메모리 장치, 및 자기 터널 접합 장치의 제조 방법
CN106816527A (zh) * 2015-11-30 2017-06-09 爱思开海力士有限公司 电子设备
CN106898692A (zh) * 2015-12-21 2017-06-27 爱思开海力士有限公司 电子设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5085703B2 (ja) * 2010-09-17 2012-11-28 株式会社東芝 磁気記録素子および不揮発性記憶装置
KR20130069099A (ko) * 2011-12-16 2013-06-26 에스케이하이닉스 주식회사 반도체 장치의 제조방법
SG10201501339QA (en) * 2014-03-05 2015-10-29 Agency Science Tech & Res Magnetoelectric Device, Method For Forming A Magnetoelectric Device, And Writing Method For A Magnetoelectric Device
KR101739640B1 (ko) * 2015-02-23 2017-05-24 고려대학교 산학협력단 다층 자성 박막 스택 및 이를 포함하는 비휘발성 메모리 소자

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003324225A (ja) * 2002-04-26 2003-11-14 Nec Corp 積層フェリ型磁性薄膜並びにそれを使用した磁気抵抗効果素子及び強磁性トンネル素子
US20050133840A1 (en) * 2003-12-18 2005-06-23 Pietambaram Srinivas V. Synthetic antiferromagnet structures for use in mtjs in mram technology
US20140037990A1 (en) * 2012-07-31 2014-02-06 International Business Machines Corporation Magnetic random access memory with synthetic antiferromagnetic storage layers and non-pinned reference layers
US20150029779A1 (en) * 2013-07-25 2015-01-29 SK Hynix Inc. Electronic device and method for fabricating the same
KR20170057116A (ko) * 2015-11-16 2017-05-24 삼성전자주식회사 자기 터널 접합 장치, 자기 메모리 장치, 및 자기 터널 접합 장치의 제조 방법
CN106816527A (zh) * 2015-11-30 2017-06-09 爱思开海力士有限公司 电子设备
CN106898692A (zh) * 2015-12-21 2017-06-27 爱思开海力士有限公司 电子设备

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112289923A (zh) * 2019-07-25 2021-01-29 上海磁宇信息科技有限公司 磁性随机存储器的磁性隧道结结构
CN112289923B (zh) * 2019-07-25 2023-05-23 上海磁宇信息科技有限公司 磁性随机存储器的磁性隧道结结构

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