CN109996015B - 电子器件和方法 - Google Patents

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Abstract

本发明涉及电子器件和方法。电子器件包括电路，该电路被配置为在至少一个电容器上累积通过至少两个浮动扩散收集的电荷并且在第一累积阶段和第二累积阶段之间将电荷累积的方向从第一电流方向改变成第二电流方向。

Description

电子器件和方法
技术领域
本公开内容大体上涉及电子器件(electronic devices，电子装置)的领域，具体地，涉及用于成像器件的电子电路。
背景技术
3D飞行时间(TOF)相机利用调制光源照射场景并且观测反射光。测量照射与反射之间的相移并且转化为距离。
在3D TOF相机的户外应用中，环境光产生的共模(CM)分量与被场景反射回的有用的主动光(active light)相比非常大。大的环境光可以使TOF传感器的像素饱和。诸如放大器等电子电路通常应被设计成最小化或消除共模效应，使得可以适当获得差模(DM)分量。
有各种方式被提出以用来消除环境光，例如，使用滤光器、缩短累积时间、放大阱电容器(well-capacitor)等。然而，这些方式通常成本高，需要大的芯片面积从而产生大的像素间距，并且需要高速读出操作从而导致高功耗等。
美国专利申请US 2014/0043595 A1提出了一种在多次累积(multi-integrations)之间通过反并联连接(APC＝“反并联耦接”)两个累积电容器来消除CM分量的方法。DM分量积聚在电容器对中并且可以在多次累积中的某些时刻之后一次读出。
尽管存在用于消除CM分量的技术，但是通常期望找到用于消除电子电路中的CM分量的替代技术或更好的技术。
发明内容
根据第一方面，本公开内容提供了一种包括电路的电子器件，该电路被配置为在至少一个电容器上累积(integrate，积分)由至少两个浮动扩散收集的电荷，并且在第一累积阶段和第二累积阶段之间将电荷累积的方向从第一电流方向改变成第二电流方向。
根据又一方面，本公开内容提供了一种方法，该方法包括：在至少一个电容器上累积由至少两个浮动扩散收集的电荷，并且在第一累积阶段和第二累积阶段之间将电荷累积的方向从第一电流方向改变成第二电流方向。
其他方面在从属权利要求、以下描述以及附图中进行阐述。
附图说明
通过有关于附图的示例方式来说明实施方式，在附图中：
图1是根据第一实施方式的基于2FD APC的CMR电路的示意图；
图2a是根据第一实施方式的具有APC阶段的基于2FD APC的CMR电路的CLK示图；
图2b是根据第一实施方式的没有APC阶段的基于2FD APC的CMR电路的CLK示图；
图3是根据第一实施方式的在重置阶段中的基于2FD APC的CMR电路的示意图；
图4是根据第一实施方式的在第一累积阶段中的基于2FD APC的CMR电路的示意图；
图5是根据第一实施方式的在APC阶段中的基于2FD APC的CMR电路的示意图；
图6是根据第一实施方式的在第二累积阶段中的基于2FD APC的CMR电路的示意图；
图7是根据第一实施方式的在读出阶段中的基于2FD APC的CMR电路的示意图；
图8示意性地描述了电容器的基于APC的CMR操作的原理；
图9是根据第二实施方式的基于4FD APC的CMR电路的示意图；
图10是根据第二实施方式的基于4FD APC的CMR电路的CLK示图；
图11是根据第二实施方式的在重置阶段中的基于4FD APC的CMR电路的示意图；
图12是根据第二实施方式的在第一累积阶段中的基于4FD APC的CMR电路的示意图；
图13是根据第二实施方式的在APC阶段中的基于4FD APC的CMR电路的示意图；
图14是根据第二实施方式的在第二累积阶段中的基于4FD APC的CMR电路的示意图；
图15是根据第二实施方式的在读出阶段中的基于4FD APC的CMR电路的示意图；
图16是根据第三实施方式的没有支路变化的基于2FD APC的CMR电路的示意图；
图17是根据第三实施方式的在重置阶段中没有支路变化的基于2FD APC的CMR电路的示意图；
图18是根据第三实施方式的在第一累积阶段中没有支路变化的基于2FD APC的CMR电路的示意图；
图19是根据第三实施方式的在APC阶段中没有支路变化的基于2FD APC的CMR电路的示意图；
图20是根据第三实施方式的在第二累积阶段中没有支路变化的基于2FD APC的CMR电路的示意图；
图21是根据第三实施方式的在读出阶段中没有支路变化的基于2FD APC的CMR电路的示意图；
图22是根据第四实施方式的具有斩波电路的基于2FD APC的CMR电路的示意图；
图23是根据第四实施方式的在重置阶段中具有斩波电路的基于2FD APC的CMR电路的示意图；
图24是根据第四实施方式的在第一累积阶段中具有斩波电路的基于2FD APC的CMR电路的示意图；
图25是根据第四实施方式的在APC阶段中具有斩波电路的基于2FD APC的CMR电路的示意图；
图26是根据第四实施方式的在第二累积阶段中具有斩波电路的基于2FD APC的CMR电路的示意图；
图27是根据第四实施方式的在读出阶段中具有斩波电路的基于2FD APC的CMR电路的示意图；
图28是根据第五实施方式的没有APC的基于4FD的CMR电路的示意图；
图29是根据第五实施方式的没有APC的基于4FD的CMR电路的CLK示图；以及
图30是4FD CMR电路的实施例。
具体实施方式
以下描述的各实施方式提供了包括电路的电子器件，该电路被配置为：
在至少一个电容器上累积由至少两个浮动扩散收集的电荷并且在第一累积阶段和第二累积阶段之间将电荷累积的方向从第一电流方向改变成第二电流方向。
电子器件可以例如在相移飞行时间相机(TOF)深度成像***的图像传感器中实现。具体地，可以设置电子器件用于TOF传感器的每个像素。例如，像素可以是差分像素及其专用电子组件。例如电子器件可以提供共模抑制电路的功能。
以下描述的实施方式例如可以涉及基于两个电容器的APC(反并联耦接)的共模(CM)抑制电路。
在以下更详细地描述的实施方式中，提供了具有几个浮动扩散的基于反并联连接(APC)的共模抑制(CMR)电路。电路可以通过在电容器的两侧上或者电容器对的两侧上可替换地累积，应用改进的多次累积以及电容器的APC操作以消除CM分量并且积聚DM分量。
电路可包括任何电气元件、半导体元件、开关、放大器、晶体管、处理元件等。
电容器可以是积聚电荷的任何存储元件。例如，电容器可以是存储电场中的电能的无源双端电气部件。电容可以存在于电路中的足够接近的任何两个导电体之间。电容器可通过考虑近距配置的导体的大小、形状和定位以及***的电介质材料而特别设计成提供且提高电容效应。
例如，电容器可以设置为累积TOF相机的像素的电流输出。
用于根据第一电流方向或者根据第二电流方向控制是否在电容器中完成了累积的电路，例如可包括开关。开关可以是例如晶体管，例如，诸如MOSFET等场效应晶体管。
还称为“感测节点”的浮动扩散，在例如光栅像素传感器中存储电荷用于读出。例如，可以是图像传感器的与所有其他节点电隔离的活性硅(扩散)区域中的区域。例如，可以是通过p-n结与其他节点隔离的准中性区域。
通过至少两个浮动扩散收集的电荷，例如可以是来自通过光感测区域产生的电子空穴对的电子。光电二极管可以设置为将光转换为电流。光电二极管将其电荷注入到免受光的浮动扩散中。然后浮动扩散存储电荷。
电容器可包括第一侧和第二侧，第一电流方向是从第一侧至第二侧，并且第二电流方向是从第二侧至第一侧。例如，电容器的第一侧和第二侧可以对应于电容器的两端子，例如，无源的两端电气部件的两端子。
电路可以被配置为在第一累积阶段中将至少一个电容器的第一侧连接至浮动扩散以及将至少一个电容器的第二侧连接至参考电压，并且在第二累积阶段中将至少一个电容器的第二侧连接至浮动扩散以及将至少一个电容器的第一侧连接至参考电压。
在具有两个或更多个电容器的实施方式中，电路可以进一步包括在累积阶段之后执行两个电容器的反并联耦接的APC电路。即，在每个累积之后，电容器可被反并联连接。通过反并联连接电容器，改变存储在电容器中的信号的符号并且导致存储的两个信号相减。反并联连接导致消除共模(CM)信号并且解出(resolve)差模(DM)信号。APC阶段例如可以跟随在每个累积阶段之后，例如，在第一累积阶段之后和第二累积阶段之后。APC电路例如可以包括开关，例如，两个、四个或者任何其他数量的开关。
在具有APC电路的实施方式中，控制信号可以被配置为控制该电路使得不执行APC。
电路可以被配置为随后利用不同的电流方向执行多次累积。例如，电路可以被配置为重复第一累积阶段和第二累积阶段多次。即，累积(并且，如果适用的，也可以是APC)可以重复偶数次。这可以允许积聚在读出阶段中读出的足够大的DM信号。通过以重复该操作预定次数，DM信号可摆脱失配影响并且可以积聚到大到足以读出。
电路可以进一步被配置为提供重置阶段，其中，浮动扩散被重置为参考电压。例如，电子电路的所有节点可以通过接通所有控制信号(即，与这些控制信号相关的开关或传输门)被重置为参考电压。
根据实施方式，电路包括第一电容器和第二电容器以及第一浮动扩散和第二浮动扩散。例如，电子电路可以是基于2FD反并联连接(APC)的共模抑制(CMR)电路。2FD结构具有高灵活性，因为它可以被配置为常规像素。
在基于2FD反并联连接(APC)的共模抑制(CMR)电路中，该电路可以被配置为：在第一累积阶段中，在第一电容器上累积通过第一浮动扩散收集的电荷以及在第二电容器上累积通过第二浮动扩散收集的电荷，并且在第二累积阶段中，在第一电容器上累积通过第二浮动扩散收集的电荷并且在第二电容器上累积通过第一浮动扩散收集的电荷。
根据可替换的实施方式，电路可以包括第一电容器、第二电容器、第一浮动扩散、第二浮动扩散、第三浮动扩散和第四浮动扩散。例如，电子电路可以是基于4FD反并联连接(APC)的共模抑制(CMR)电路。
在基于4FD反并联连接(APC)的共模抑制(CMR)电路中，该电路可以被配置为：在第一累积阶段中，在第一电容器上累积通过第一浮动扩散收集的电荷以及在第二电容器上累积通过第二浮动扩散收集的电荷，并且在第二累积阶段中，在第一电容器上累积通过第三浮动扩散收集的电荷以及在第二电容器上累积通过第一浮动扩散收集的电荷。
根据又一可替换实施方式，该电路可以包括斩波电路，其中，斩波电路被配置为在第一累积阶段和第二累积阶段之间改变电流方向。
根据又一可替换实施方式，该电路可包括电容器、第一浮动扩散和第二浮动扩散，并且其中，该电路进一步被配置为在第一累积阶段中，在电容器上累积通过第一浮动扩散收集的电荷，并且在第二累积阶段中，在电容器上累积通过第二浮动扩散收集的电荷。
根据又一可替换实施方式，该电路可包括第一电容器、第二电容器、第三电容器、第一浮动扩散和第二浮动扩散，并且其中，该电路进一步被配置为在第一累积阶段中，在第一、第二和第三电容器上累积通过第二浮动扩散收集的电荷，并且在第二累积阶段，在第一、第二和第三电容器上累积通过第一浮动扩散收集的电荷。
电子器件可以进一步包括用于生成用于驱动开关的控制信号的电路，使得改变电荷累积的方向。例如，用于生成控制信号的该电路可以包括时钟发生器，该时钟发生器产生在使电路的操作同步中使用的时序信号。该信号的范围可以从简单的对称方波到更复杂的配置。
控制信号例如可以包括控制两个电容器的反并联连接的APC控制信号、打开或关闭传输门的传输门控制信号、控制开关使得参考电压送往两个电容器的第一侧或第二侧的参考电压控制信号。例如，传输门可被设置为将电流从浮动扩散传输到电容器上。相应的控制信号可以控制这些传输门。
电子器件可以进一步包括源极跟随器，该源极跟随器设置在电路的每个输出处，在读出阶段中放大输出信号。
提供至APC开关的控制信号，可以被配置为非重叠时钟信号。这可以避免电荷损失。
以下描述的实施方式还提供一种方法，该方法包括：在至少一个电容器上累积通过至少两个浮动扩散收集的电荷，并且在第一累积阶段和第二累积阶段之间将电荷累积的方向从第一电流方向改变成第二电流方向。例如，该方法可以通过将控制信号提供至诸如APC开关、传输门等开关来实现。
[基于2FD反并联连接(APC)的共模抑制(CMR)电路]
作为第一实施方式，图1示意性地示出了基于2FD APC的CMR电路101。2FD拓扑101在顶侧处包括DC参考电压VREF、两个参考控制信号VREFCONA、VREFCONB以及四个参考输入开关103、104、105、106。两个电容器CAPA、CAPB被设置为对电流累积(integrate，积分)。电容器CAPA、CAPB是APC电路102的部分。APC电路102包括四个开关107、108、109、110。开关107接收控制信号CHA，并且开关108接收控制信号CHB。每个开关109、110接收共用控制信号APC。通过导通和截止开关103、104、105、106、107、108、109、110，可以控制是否“从顶侧至底侧”或以其他方式完成电容器CAPA、CAPB中的累积。为了读出输出信号，源极跟随器111、112被设置在电路的每个输出处、放大输出信号。电压VDD给源极跟随器111、112供电。读出电路115、116被设置为读出通过源极跟随器111、112产生的信号。两个浮动扩散FDA、FDB位于电路的底侧处。传输门113、114被设置为将电流从浮动扩散FDA、FDB传输至电容器CAPA、CAPB。传输门113、114通过相应的控制信号TXGA、TXGB控制。以下关于图2a和图2b更详细地描述控制信号TXGA、TXGB、VREFCONA、VREFCONB、APC、CHA和CHB。该电路被配置为在电容器CAPA、CAPB上累积通过两个浮动扩散FDA、FDB收集的电荷，并且在第一累积阶段和第二累积阶段之间将电荷累积的方向从第一电流方向(“从顶侧至底侧”)改变成第二电流方向(“从底侧至顶侧”)。具体地，该电路被配置为在第一累积阶段中将电容器CAPA、CAPB的第一侧连接至浮动扩散FDA、FDB以及将至少一个电容器的第二侧连接至参考电压VREF，并且在第二累积阶段中，将电容器CAPA、CAPB的第二侧连接至浮动扩散FDA、FDB以及将电容器的第一侧连接至参考电压VREF。
图2a示出了图1中描述的控制基于2FD APC的CMR电路101的方法的实例。以下更详细地描述用于控制CMR电路的控制信号(例如，时钟信号CLK)TXGA、TXGB、VREFCONA、VREFCONB、APC、CHA、CHB。
在重置阶段期间，通过接通所有控制信号TXGA、TXGB、VREFCONA、VREFCONB、APC、CHA、CHB，即，在图1中描述的与这些控制信号相关的开关或传输门，所有节点被重置为参考电压VREF。
在第一累积阶段期间，TXGA、TXGB、VREFCONB和APC被驱动成高电平，而VREFCONA、CHA和CHB被驱动成低电平，以便电容器(图1中的CAPA、CAPB)的顶侧分别连接至FDA和FDB，同时电容器的底侧连接至VREF，即，电流被累积在电容器CAPA、CAPB的底侧上。第一累积阶段后面是APC阶段，其中，控制信号APC、CHA和CHB被驱动成高电平而控制信号TXGA、TXGB、VREFCONA、VREFCONB被驱动成低电平，使得接通开关109、110和107、108以完成APC操作。
在第二累积阶段中，接通TXGA、TXGB、VREFCONA、CHA、CHB(图1中的开关104、105、107、108、113、114)，并且断开APC和VREFCONB(图1中的109、110)以将CAPA和CAPB的顶侧分别连接至右支路和左支路。
另一APC阶段跟随第二累积阶段，其中(如同在前一APC阶段中)，控制信号APC、CHA和CHB被驱动成高电平而控制信号VREFCONA、VREFCONB、TXGA、TXGB被驱动成低电平，使得接通/保持接通开关109、110和107、108以完成APC操作。
可以重复累积和APC偶数次以积聚在读出阶段中读出的足够大的DM信号。
在多次累积之后，读出阶段接着。在读出阶段期间，控制信号VREFCONB和APC(图1中的开关104、105、107、108)被驱动成高电平。
在图2a的实施方式中，APC开关(图1中的107、108、109、110)的控制信号被配置为非重叠时钟信号以避免电荷损失。这个通过图2a中的虚线表示。
图2b示出了图1中描述的控制基于2FD APC的CMR电路101的方法的另一实例。图2b示出了其中控制信号VREFCONA、CHA和CHB一起接通和断开并且控制信号VREFCONB、APC一起接通和断开的修改的CLK时序图。通过改变CLK时序图，可以避免APC操作。在重置阶段期间，控制信号VREFCONA、VREFCONB、APC、CHA、CHB被驱动成高电平，即，重置图1中描述的与这些控制信号相关的开关或传输门。
在第一累积阶段期间，TXGA、TXGB、VREFCONB和APC被驱动成高电平而VREFCONA、CHA和CHB被驱动成低电平，使得电容器(图1中的CAPA、CAPB)的顶侧分别连接至FDA和FDB，而电容器的底侧连接至VREF，即，电流被累积在电容器CAPA、CAPB的底侧上。代替执行APC操作，第二累积阶段直接跟在第一累积阶段之后。
在第二累积阶段中，TXGA、TXGB、VREFCONA、CHA、CHB(图1中的开关104、105、107、108、113、114)接通，并且APC和VREFCONB(图1中的109、110)断开，以将CAPA和CAPB的顶侧分别连接至右支路和左支路。
可以重复累积偶数次，以积聚足够大的DM信号，在读出阶段中读出。
在多次累积之后，读出阶段跟随。在读出阶段期间，控制信号VREFCONB和APC(图1中的开关104、105、107、108)被驱动成高电平。
图3示出了在上述基于2FD APC的CMR电路101的重置阶段中的启用或者禁用开关。如图3所示，在重置阶段中，所有开关被启用(例如，不同于在图4中，在图3中不存在虚线)。因此，在重置阶段中，浮动扩散被重置为参考电压VREF。
图4示出了2FD拓扑101的第一累积阶段中的启用开关(以实线绘制的开关)和禁用开关(以虚线绘制的开关)。虚线表示其中电流不流动的节点并且黑线表示电流流动的节点。进一步地，电流方向用箭头117、118给出。在第一累积阶段中，电容器CAPA和CAPB的底侧连接至参考电压VREF并且电容器CAPA和CAPB的顶侧分别连接至浮动扩散FDB和FDA。应当认识到，电容器CAPA连接至右支路(浮动扩散FDB)并且电容器CAPB连接至左支路(浮动扩散FDA)。
图5示出了2FD拓扑101的APC阶段中的启用或者禁用开关。在APC阶段中，电容器CAPA和CAPB被反并联连接。反并联连接导致消除共模(CM)信号并且解出差模(DM)信号。
图6示出了第二累积阶段中的开关配置。在第二累积阶段中，电容器CAPA和CAPB的顶侧连接至参考电压VREF并且电容器CAPA和CAPB的底侧分别连接至浮动扩散FDA和FDB。即，在第二累积阶段中，电容器CAPA和CAPB中的电流方向与以上图4中描述的第一累积阶段中的电流方向相反。
从图4和图6中可以看出，该电路被配置为在第一累积阶段(图4)，在第一电容器CAPA上累积通过第二浮动扩散FDB收集的电荷以及在第二电容器CAPB上累积通过第一浮动扩散FDA收集的电荷，并且在第二累积阶段(图6)，在第一电容器CAPA上累积通过第一浮动扩散FDA收集的电荷以及在第二电容器CAPB上累积通过第二浮动扩散FDB收集的电荷。
图7示出了用于读出阶段的开关配置。在读出阶段中，电容器CAPA的底侧处的电荷被提供至源极跟随器111，并且电容器CAPB的底侧处的电荷被提供至源极跟随器112。
在可替换的实施方式中，如果APC操作时间较小，则可以去除CHA、CHB开关107、108。
如果添加一个或多个附加的重置开关并且断开所有APC电路(图1中的102)，则像素可以被配置为规则结构(即，没有附加的APC电路)。可替换地，这可以提供应对户外应用和室内应用的双重转化增益特性。
图8示出了图1至图7的实施方式的操作原理的示意性描述，其中，随后利用不同的电流方向和阶段完成多次累积。在801中，两个电容器(图1中的CAPA、CAPB)中的电流被累积(参见图2a和图2b中的“第一累积”)。以下方程式描述如何通过保留电流方向而积聚电荷。电流是自下而上。
第一累积之后的数学推导为：
Figure BDA0001926668120000121
Figure BDA0001926668120000122
其中，C1和C2分别是电容器CAPA和CAPB(参见图1)的电容，Q1和Q2是每个电容器CAPA、CAPB上的正电荷或负电荷，并且ΔV1和ΔV2分别是通过电容器CAPA和CAPB中的电荷Q1和Q2感应的电压。
在802中，在第一累积之后，电容器CAPA、CAPB是反并联连接(参见图2a和图2b中的第一“APC阶段”)。通过反并联连接电容器CAPA、CAPB，改变存储在电容器CAPB中的信号的符号，并且导致两个存储的信号相减。反并联连接导致消除共模(CM)信号并且解出差模(DM)信号。以下给出第一反并联连接阶段之后的数学推导，其中，ΔV’是在第一累积阶段期间获得的累积电压之间的差分电压。
Figure BDA0001926668120000131
在803中，完成第二累积(参见图2a和图2b中的“第二累积”)，其中，电流在第二阶段是从电容器的顶侧至底侧。第二累积之后的数学推导为：
Figure BDA0001926668120000132
Figure BDA0001926668120000133
ΔV’1和ΔV’2是电压ΔV’和分别通过电容器CAPA和CAPB中的电荷Q2和Q1感应的电压的差分电压。
在804中，电容器CAPA、CAPB再次反并联连接(参见图2a和图2b中的第二“APC阶段”)。以下给出第二反并联连接阶段之后的数学推导，其中，ΔV”是在第二累积阶段期间获得的累积电压之间的差分电压。
Figure BDA0001926668120000134
Figure BDA0001926668120000141
即，在每次累积之后，电容器CAPA、CAPB反并联连接。通过这样做，改变存储在电容器CAPA、CAPB中的信号的符号并且导致两个存储信号的相减，该相减是消除CM信号并且保留DM信号的精确运算。
通过以预定义次数重复上述操作，DM信号免受失配影响并且积聚到大到足以能够读出。
[基于4FD反并联连接(APC)的共模抑制(CMR)电路]
作为第二实施方式，图9示意性地示出了基于4FD APC的CMR电路901。4FD拓扑901包括DC参考电压VREF、两个参考控制信号VREFCONA、VREFCONB以及四个参考输入开关904、905、912、913。两个电容器CAPA、CAPB被设置为对电流进行累积。电容器CAPA、CAPB是APC电路902的部分。APC电路902包括两个开关908、909，其中，开关908、909中的每一个接收共用控制信号APC。通过接通和断开开关903、904、905、906、908、909、911、912、913、914，可以控制是否“从顶侧至底侧”或相反完成电容器CAPA、CAPB中的累积。
为了读出输出信号，放大输出信号的源极跟随器907、910设置在电路的每个输出处。电压VDD向源极跟随器111、112供电。四个FD：FDB1、FDB2和FDA1、FDA2分别位于电路的顶侧和底侧处。传输门903、906、911、914被设置为将电流从浮动扩散FDB1、FDB2、FDA1、FDA2传输至电容器CAPA、CAPB。传输门903、906、911、914通过相应的控制信号TXGB1、TXGB2、TXGA1、TXGA2控制。以下关于图10更详细地描述控制信号TXGA1、TXGA2、TXGB1、TXGB2、VREFCONA、VREFCONB、APC。
图10示出了控制图9中描述的基于4FD APC的CMR电路901的方法的实例。
在重置阶段期间，通过接通所有控制信号TXGA1、TXGA2、TXGB1、TXGB2、VREFCONA、VREFCONB、APC，即在图9中描述的与这些控制信号相关的开关或传输门，所有节点被重置为参考电压VREF。
在第一累积阶段期间，控制信号TXGA1、TXGA2(图9中的开关911、914)和VREFCONB(图9中的开关904、905)被驱动成高电平，然而控制信号TXGB1、TXGB2、VREFCONA、APC(图9中的开关903、906、912、913、908、909)被驱动成低电平。电容器(图9中的CAPA、CAPB)的底侧连接至浮动扩散(图9中的FDA1、FDA2)，同时电容器(图9中的CAPA、CAPB)的顶侧连接至VREF。
第一累积阶段后面是其中只有控制信号APC(图9中的开关908、909)被驱动成高电平的APC阶段。开关在APC阶段中被非重叠导通以完成APC操作。
在第二累积阶段中，控制信号TXGB1、TXGB2和VREFCONA(图9中的开关903、906、912、913)被驱动成高电平，而控制信号VREFCONB、TXGA1、TXGA2、APC(图9中的开关904、905、911、914、908、909)被驱动成低电平。第一电容器(图9中的CAPA)和第二电容器(图9中的CAPB)的顶侧分别连接至第三浮动扩散(图9中的FDB1)和第四浮动扩散(图9中的FDB2)。这两个电容器的底侧连接至VREF。
第二累积阶段后面是其中控制信号TXGB1、TXGB2和VREFCONA(图9中的开关903、906、912、913)截止的另一APC阶段。
在以上描述的操作中，第一浮动扩散(图9中的FDA1)和第四浮动扩散(图9中的FDB2)提供相同的有效的主动光电流，而第二浮动扩散(图9中的FDA2)和第三浮动扩散(图9中的FDB1)提供相同的电流。累积和APC可被重复偶数次以积聚足够大的DM信号，在读出阶段中读出。
在读出阶段中，只有控制信号VREFCONB(图9中的开关904、905)被驱动成高电平。
图11示出了在上述基于4FD APC的CMR电路901的重置阶段中的启用或者禁用开关的配置。如图11所示，启用所有开关。
图12示出了4FD拓扑901的第一累积阶段中的启用或者禁用开关。箭头917、918给出电流方向。
图13示出了4FD拓扑901的APC阶段中的启用或者禁用开关。
图14示出了第二累积阶段中的开关配置。
图15示出了读出阶段中的开关配置。
[没有支路变化的基于2FD反并联连接(APC)的共模抑制(CMR)电路]
作为第三实施方式，图16示意性地示出了没有支路变化的基于2FD APC的CMR电路1601。没有支路变化的2FD拓扑1601在顶侧处包括DC参考电压VREF、参考控制信号REFCON以及两个参考输入开关1603、1604。两个电容器CAPA、CAPB被设置为累积电流。电容器CAPA、CAPB是APC电路1602的一部分。APC电路1602包括两个开关1605、1606。每个开关1605、1606接收共用控制信号RESET。通过接通和断开开关1603、1604、1605、1606、1611、1612，可以在电容器CAPA、CAPB中累积电荷或者反并联连接电容器CAPA、CAPB以电荷相减。两个浮动扩散FDA、FDB位于电路1601的底侧处。传输门1611、1612被设置为将电流从浮动扩散FDA、FDB传输至电容器CAPA、CAPB。传输门1611、1612通过相应的控制信号TGA、TGB控制。为了读出累积信号，源极跟随器1607、1608被设置在电路的放大输出信号的每个输出处并且将信号传输至读出传输晶体管1609、1610。
六个控制阶段用于控制没有支路变化的基于2FD APC的CMR电路1601：重置阶段、第一累积阶段、第一APC阶段、第二累积阶段、第二APC阶段和读出阶段。
在第一阶段中，所有浮动扩散FDA、FDB、晶体管1603、1604、1606、1607、1608、1611、1612以及电容器CAPA、CAPB被重置为参考电压VREF。在重置阶段之后，电容器CAPA、CAPB累积浮动扩散FDA、FDB的电荷。第一电容器CAPA累积第一浮动扩散FDA的电荷并且第二电容器累积第二浮动扩散FDB的电荷。APC阶段跟随在第一累积之后，其中，电容器CAPA、CAPB反并联连接以将在电容器CAPA、CAPB中存储的电荷相减。第二累积阶段与第一累积阶段相同。在第二累积阶段之后，在第二APC阶段中再次将累积的电荷相减。累积和APC阶段可以重复直到差模信号足够大。在读出阶段中，积聚的信号通过源极跟随器1670、1608放大并且传输至读出晶体管1609、1610。
图17示出了在上述没有支路变化的基于2FD APC的CMR电路1601的重置阶段中的启用或者禁用开关。如图17所示，除了读出晶体管1609、1610之外所有开关被启用。
图18示出了第一累积阶段中的启用或者禁用晶体管的配置。禁用来自APC电路的晶体管1605、1606以及读出晶体管1609、1610。进一步地，利用箭头1613、1614给出电流方向。
图19示出了在上述没有支路变化的基于2FD APC的CMR电路1601的APC阶段中的启用或者禁用开关。
图20示出了第二累积阶段中的启用或者禁用晶体管的配置。第二累积阶段与图18中显示的第一累积阶段的配置相同。即，不同于第一实施方式，每个电容器CAPA、CAPB始终连接至相同的浮动扩散FDA、FDB(相同支路)。
图21示出了读出阶段中的启用或者禁用晶体管的配置。与第一累积阶段相比，电流方向反向。
[具有斩波电路的基于2FD反并联连接(APC)的共模抑制(CMR)电路]
作为第四实施方式，图22示意性地示出了具有斩波电路的基于2FD APC的CMR电路2201。2FD CMR电路2201通过将斩波电路2217添加至在前一实施方式中描述的没有支路变化的基于2FD APC的CMR电路1601而修改。斩波电路2217被放置在APC电路2202和传输晶体管2215、2216之间。斩波电路2217被设置为能够改变每个累积阶段中的电流方向。斩波电路2217包括通过相应的控制信号CHOPA、CHOPB控制的四个晶体管2207、2208、2209、2210。在启用第一控制信号CHOPA的情况下，第一电容器CAPA的底侧连接至第一浮动扩散FDA，并且第二电容器CAPB的底侧连接在第二浮动扩散FDB处。在启用控制信号CHOPB的情况下，第一电容器CAPA的底侧连接至第二浮动扩散FDB，并且第二电容器CAPB的底侧连接至第一浮动扩散FDA。
具有斩波电路的基于2FD APC的CMR电路2201包括重置阶段、第一累积阶段、第一APC阶段、第二累积阶段、第二APC阶段和读出阶段以便控制该电路。
图23示出了重置阶段中的电路配置，其中启用除了读出晶体管2213、2214之外的所有晶体管2203、2204、2205、2206、2207、2208、2209、2210、2211、2212、2215、2216。
图24示出了第一累积阶段中的电路配置。启用通过CHOPA信号控制的晶体管2207、2210、传输晶体管2215、2216以及参考晶体管2203、2204。禁用APC电路2202。
图25示出了跟随在第一累积阶段之后的APC阶段中的电路配置。启用APC电路的晶体管2205、2206。禁用参考晶体管2203、2204、传输晶体管2215、2216以及斩波电路的晶体管2207、2208、2209、2210。
图26示出了第二累积阶段中的电路配置。在第二累积阶段中，启用通过CHOPB信号控制的晶体管2208、2209、传输晶体管2215、2216以及参考晶体管2203、2204。禁用APC电路2202。即，在第二累积阶段中，借助于斩波电路，电容器CAPA连接至右支路(FDB)并且电容器CAPB连接至左支路(FDA)，然而在第一累积阶段中，电容器CAPA连接至左支路(FDA)并且电容器CAPB连接至右支路(FDB)。
第二APC阶段跟随在第二累积之后，其中，电路具有与第一APC阶段中相同的配置。
可以重复如上所述的阶段直到差模信号足够大。
图27示出了读出阶段中的电路配置。在读出阶段中，启用参考晶体管2203、2204、传输晶体管2215、2216、源极跟随器2211、2212、读出晶体管2213、2214以及通过CHOP信号控制的晶体管2207、2209。积聚的信号通过源极跟随器2211、2212放大并且传输至读出晶体管2203、2204。
[没有反并联连接(APC)的基于4FD的共模抑制(CMR)电路]
作为第五实施方式，图28示意性地示出了没有APC的基于4FD的CMR电路2801。
没有APC的基于4FD的CMR电路2801包括DC参考电压VREF、两个参考控制信号VREFCONA、VREFCONB以及四个参考输入开关2803、2804、2809、2810。两个电容器CAPA、CAPB被设置为累积电流。通过接通和断开开关2802、2803、2804、2805、2808、2809、2810、2811，可以控制是否“从顶侧至底侧”或相反完成电容器CAPA、CAPB中的累积。
为了读出输出信号，放大输出信号的源极跟随器2812、2813被设置在电路的每个输出处。电压VDD供电给源极跟随器2812、2813。四个FD：FDB1、FDB2和FDA1、FDA2分别位于电路的顶侧和底侧处。传输门2802、2805、2808、2811被设置为将电流从浮动扩散FDB1、FDB2、FDA1、FDA2传输至电容器CAPA、CAPB。传输门2802、2805、2808、2811通过相应的控制信号TXGB1、TXGB2、TXGA1、TXGA2控制。以下关于图29更详细地描述控制信号TXGA1、TXGA2、TXGB1、TXGB2、VREFCONA、VREFCONB。
图29示出了控制没有APC的基于4FD的CMR电路2801的方法的实例。
在重置阶段期间，控制信号TXGA1、TXGA2、TXGB1、TXGB2(图28中的开关2802、2805、2808、2811)被驱动成低电平，然而控制信号VREFCONA和VREFCONB(图28中的开关2803、2804、2809、2810)被驱动成高电平。
在第一累积阶段期间，控制信号TXGA1、TXGA2(图28中的开关2808、2811)和VREFCONB(图28中的开关2803、2804)被驱动成高电平，而控制信号TXGB1、TXGB2、VREFCONA(图28中的开关2802、2805、2809、2810)被驱动成低电平。电容器(图28中的CAPA、CAPB)的底侧连接至浮动扩散(图28中的FDA1、FDA2)，同时电容器(图28中的CAPA、CAPB)的顶侧连接至VREF。
在第二累积阶段中，控制信号TXGB1、TXGB2和VREFCONA(图28中的开关2802、2805、2809、2810)被驱动成高电平，而控制信号VREFCONB、TXGA1、TXGA2(图28中的开关2808、2811、2803、2804)被驱动成低电平。第一电容器(图28中的CAPA)和第二电容器(图28中的CAPB)的顶侧分别连接至第三浮动扩散(图28中的FDB1)和第四浮动扩散(图28中的FDB2)。这两个电容器的底侧连接至VREF。
在读出阶段中，只有控制信号VREFCONB(图9中的开关904、905)被驱动成高电平。
[实施例]
图30示出了基于4FD APC的CMR电路的一个实施例。在此忽略APC开关。传输门TGA1、TGA2、TGB1、TGB2被放置在形心位置(centroid positions)以保持结构尽可能对称。传输门的形心位置降低像素的不匹配，因为斩波方案不能消除通过像素带来的不匹配。在奇数累积期间，主动光电子到达TGA1或TGA2，并且在偶数累积中，主动光电子到达TGB1或TGB2。
应当认识到，实施方式描述了具有方法步骤的示例性顺序的方法。然而，方法步骤的特定顺序仅仅是为了说明的目的，不应被解释为具有约束力。例如，通常可以交换第一累积阶段和第二累积阶段的顺序。例如，可以交换图8中的第一累积阶段801和第二累积阶段803。对于技术人员而言，方法步骤的顺序的其他变化可以是显而易见的。
如果没有另外陈述，本说明书中描述的且在所附权利要求中要求保护的所有单元和实体可被实现为例如芯片上的集成电路逻辑。
迄今为止，以上描述的本公开内容的实施方式至少部分使用软件控制的数据处理设备实现，将认识到，提供这种软件控制的计算机程序以及提供这种计算机程序的传输、存储或者其他介质被设想为本公开内容的方面。
应当注意，本技术也可以进行如下所述的配置。
(1)一种包括电路的电子器件，该电路被配置为在至少一个电容器(CAPA、CAPB)上累积通过至少两个浮动扩散(FDA、FDB；FDA1、FDA2、FDB1、FDB2)收集的电荷(Q1、Q2)并且在第一累积阶段和第二累积阶段之间将电荷累积的方向从第一电流方向改变成第二电流方向。
(2)根据项(1)所述的电子器件，其中，至少一个电容器(CAPA、CAPB；CAPA1)中的每一个都包括第一侧和第二侧，第一电流方向是从第一侧至第二侧，并且第二电流方向是从第二侧至第一侧。
(3)根据项(1)或(2)所述的电子器件，其中，至少一个电容器(CAPA、CAPB)中的每一个都包括第一侧和第二侧，并且其中，电路被配置为在第一累积阶段中将至少一个电容器(CAPA、CAPB)的第一侧连接至浮动扩散(FDA、FDB；FDA1、FDA2、FDB1、FDB2)以及至少一个电容器(CAPA、CAPB)的第二侧连接至参考电压(VREF)，并且在第二累积阶段中，将至少一个电容器(CAPA、CAPB)的第二侧连接至浮动扩散(FDA、FDB；FDA1、FDA2、FDB1、FDB2)并且至少一个电容器(CAPA、CAPB)的第一侧连接至参考电压(VREF)。
(4)根据项(1)至(3)中任一项所述的电子器件，包括两个电容器，其中，电路包括APC电路(102；902；1602；2202)，该APC电路在累积阶段之后执行两个电容器(CAPA、CAPB)的反并联耦接。
(5)根据项(4)所述的电子器件，其中，控制信号(TXGA、TXGB、VREFCONA、VREFCONB、APC、CHA、CHB)被配置为控制该电路以便不执行APC。
(6)根据项(4)或(5)所述的电子器件，其中，提供给APC开关(107、108、109、110；908、909；1605、1606；2205、2206)的控制信号被配置为非重叠时钟信号。
(7)根据项(1)至(6)中任一项所述的电子器件，其中，电路被配置为随后利用不同的电流方向执行多次累积。
(8)根据项(1)至(7)中任一项所述的电子器件，其中，电路进一步被配置为提供重置阶段，其中，浮动扩散(FDA、FDB；FDA1、FDA2、FDB1、FDB)被重置为参考电压(VREF)。
(9)根据项(1)至(8)中任一项所述的电子器件，其中，电路包括第一电容器(CAPA)和第二电容器(CAPB)以及第一浮动扩散(FDA)和第二浮动扩散(FDB)，并且其中，电路进一步被配置为：在第一累积阶段中，在第一电容器(CAPA)上累积通过第一浮动扩散(FDA)收集的电荷(Q1)以及在第二电容器(CAPB)上累积通过第二浮动扩散(FDB)收集的电荷(Q2)，并且在第二累积阶段中，在第一电容器(CAPA)上累积通过第二浮动扩散(FDA)收集的电荷(Q2)以及在第二电容器(CAPB)上累积通过第一浮动扩散(FDA)收集的电荷(Q1)。
(10)根据项(1)至(8)中任一项所述的电子器件，其中，电路包括第一电容器(CAPA)和第二电容器(CAPB)以及第一浮动扩散(FDA1)、第二浮动扩散(FDA2)、第三浮动扩散(FDB1)和第四浮动扩散(FDB2)，并且其中，电路进一步被配置为：在第一累积阶段中，在第一电容器(CAPA)上累积通过第一浮动扩散(FDA1)收集的电荷以及在第二电容器(CAPB)上累积通过第二浮动扩散(FDA2)收集的电荷，并且在第二累积阶段中，在第一电容器(CAPA)上累积通过第三浮动扩散(FDB1)收集的电荷以及在第二电容器(CAPB)上累积通过第四浮动扩散(FDB2)收集的电荷。
(11)根据项(1)至(9)中任一项所述的电子器件，进一步包括斩波电路(2217)，其中，斩波电路(2217)被配置为在第一累积阶段和第二累积阶段之间改变电流方向。
(12)根据项(1)至(11)中任一项所述的电子器件，进一步包括电路，该电路用于生成用于驱动开关使得改变电荷累积的方向的控制信号(TXGA、TXGB、VREFCONA、VREFCONB、APC、CHA、CHB)。
(13)根据项(1)至(12)中任一项所述的电子器件，进一步包括源极跟随器(111、112；907、910；1607、1608；2211、2212；2812、2811)，该源极跟随器被设置在电路的放大输出信号的每个输出处。
(14)根据项(1)至(13)中任一项所述的电子器件，其中，电子器件是共模抑制电路。
(15)根据项(1)至(14)中任一项所述的电子器件，其中，电子器件在飞行时间成像传感器中实现。
(16)一种方法，包括在至少一个电容器(CAPA、CAPB；CAPA1)上累积通过至少两个浮动扩散(FDA、FDB；FDA1、FDA2、FDB1、FDB2)收集的电荷(Q1、Q2)，并且在第一累积阶段和第二累积阶段之间将电荷累积的方向从第一电流方向改变成第二电流方向。

Claims (15)

1.一种电子器件，包括电路和两个电容器，所述电路包括反并联耦接APC电路，所述APC电路用于在累积阶段之后执行所述两个电容器的反并联耦接；并且所述电路被配置为：在至少一个电容器上累积由至少两个浮动扩散收集的电荷，并且在第一累积阶段和第二累积阶段之间将电荷累积的方向从第一电流方向改变成第二电流方向。
2.根据权利要求1所述的电子器件，其中，所述至少一个电容器中的每一个包括第一侧和第二侧，所述第一电流方向是从所述第一侧至所述第二侧，并且所述第二电流方向是从所述第二侧至所述第一侧。
3.根据权利要求1所述的电子器件，其中，所述至少一个电容器中的每一个包括第一侧和第二侧，并且其中，所述电路被配置为：在所述第一累积阶段中，将所述至少一个电容器的所述第一侧连接至浮动扩散并且将所述至少一个电容器的所述第二侧连接至参考电压，并且在所述第二累积阶段中，将所述至少一个电容器的所述第二侧连接至所述浮动扩散并且将所述至少一个电容器的所述第一侧连接至参考电压。
4.根据权利要求1所述的电子器件，其中，控制信号被配置为控制所述电路使得不执行APC。
5.根据权利要求1所述的电子器件，其中，向APC开关提供的控制信号被配置为非重叠时钟信号。
6.根据权利要求1所述的电子器件，其中，所述电路被配置为随后利用不同的电流方向执行多次累积。
7.根据权利要求1所述的电子器件，其中，所述电路进一步被配置为提供重置阶段，其中，所述浮动扩散被重置为参考电压。
8.根据权利要求1所述的电子器件，其中，所述电路包括第一电容器和第二电容器以及第一浮动扩散和第二浮动扩散，并且其中，所述电路进一步被配置为：在所述第一累积阶段中，在所述第一电容器上累积由所述第一浮动扩散收集的电荷并且在所述第二电容器上累积由所述第二浮动扩散收集的电荷，并且在所述第二累积阶段中，在所述第一电容器上累积由所述第二浮动扩散收集的电荷并且在所述第二电容器上累积由所述第一浮动扩散收集的电荷。
9.根据权利要求1所述的电子器件，其中，所述电路包括第一电容器和第二电容器以及第一浮动扩散、第二浮动扩散、第三浮动扩散和第四浮动扩散，并且其中，所述电路进一步被配置为：在所述第一累积阶段中，在所述第一电容器上累积由所述第一浮动扩散收集的电荷并且在所述第二电容器上累积由所述第二浮动扩散收集的电荷，并且在所述第二累积阶段中，在所述第一电容器上累积由所述第三浮动扩散收集的电荷并且在所述第二电容器上累积由所述第四浮动扩散收集的电荷。
10.根据权利要求1所述的电子器件，进一步包括斩波电路，其中，所述斩波电路被配置为在第一累积阶段和第二累积阶段之间改变电流方向。
11.根据权利要求1所述的电子器件，进一步包括：生成用于驱动开关使得改变所述电荷累积的方向的控制信号的电路。
12.根据权利要求1所述的电子器件，进一步包括源极跟随器，所述源极跟随器设置在电路的放大输出信号的每个输出处。
13.根据权利要求1所述的电子器件，其中，所述电子器件是共模抑制电路。
14.根据权利要求1所述的电子器件，其中，所述电子器件在飞行时间成像传感器中实现。
15.一种用于电子器件的方法，所述电子器件包括电路和两个电容器，其中，所述电路包括反并联耦接APC电路，所述APC电路用于在累积阶段之后执行所述两个电容器的反并联耦接；所述方法包括：在至少一个电容器上累积由至少两个浮动扩散收集的电荷，并且在第一累积阶段和第二累积阶段之间将电荷累积的方向从第一电流方向改变成第二电流方向。
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