CN109979995A - 一种新型的栅极抽取和注入场效应晶体管结构 - Google Patents

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Abstract

本发明提出一种新型的栅极抽取和注入场效应晶体管结构,涉及微电子技术和半导体技术。本发明能够降低集成电路的功耗,适用于超大规模集成电路,其特征在于沟道半导体区上设置有顶栅介质层,顶栅介质层上设置有源极、漏极和顶栅极,沟道半导体区下设置有背栅介质层,背栅介质层下设置有背栅极。本发明的优势在于能够对整个芯片上的所有晶体管进行整体调控,达到控制所有器件的沟道半导体区的载流子数目,降低集成电路功耗的目的,此外也能够对个别器件进行单独的调控,这对于解决超大规模集成电路的功耗问题更加适用。

Description

一种新型的栅极抽取和注入场效应晶体管结构
技术领域
本发明涉及微电子技术和半导体技术。
背景技术
用硅为半导体材料的CMOS集成电路,几十年来其发展一直遵循摩尔定律。一方面,工艺尺寸不断地按比例缩小,目前7nm工艺己经实现量产[1],正处于开发5nm[2],甚至3nm工艺技术的阶段[3];另一方面,硅集成电路的衬底厚度也日益减薄,逐渐向二维半导体方向发展。二维材料,也被称为单层材料,是由单层原子组成的结晶材料,自2004年曼彻斯特大学的Geim实验小组成功分离得到单原子层石墨烯后,二维材料首次被提出并开始引起科学界的广泛关注;由于单原子层石墨烯在电学、力学、热学和光学方面表现出的优异性能,各领域的科研工作者纷纷投入研究以石墨烯为代表的二维材料的“淘金热”中[4]
由于石墨烯的带隙为零,因此无法有效地关断由平面工艺制造的石墨烯场效应晶体管(GFET)[5-7]。李平教授认为二维半导体材料中载流子的数目是远远小于传统三维半导体材料的,因此理论上通过半绝缘的栅介质材料从栅极将沟道半导体区中的几乎所有载流子是可行的,随后,李平教授等人制备了铝自氧化栅介质的石墨烯晶体管,并成功关断了它,且开关比达到了史无前例的5×107,因此,李平教授等人提出了栅极抽取/注入场效应晶体管的概念[8]
从摩尔定律诞生[9]开始,几十年来,硅集成电路一直遵循按比例缩小原则[10],硅集成电路的功耗随工作电压Vdd的减小而线性减小[11]。而随着硅器件尺寸的日益减小,摩尔定律已无法继续引领电子设备发展的节奏,以石墨烯为代表的二维材料具有优异的迁移率,有望支持More Moore的发展,并在More than Moore方向取得突破[12]。李平教授等人提出的栅极抽取/注入沟道载流子的机理,使得通过调控栅极电压的值从而控制MOSFET沟道中载流子的数目成为可能,这意味着改变栅压可以使MOSFET的Ids成数量级的降低,从而实现器件的超低功耗应用,这对于解决目前超大规模集成电路面临的功耗问题具有重大意义。
在本专利提出之前,传统的MOSFET没有栅电极电流对栅极抽取/注入场效应,不能通过控制栅极电流的大小使沟道半导体材料中的载流子数n减小,因而功耗高,只能通过按比例缩小的原则,降低其功耗。李平教授等人提出的栅极抽取和注入场效应晶体管虽然能够实现器件的低功耗应用,但针对的是单管,只能对一个MOSFET进行栅极抽取和注入[13],而本专利所提出的新结构能够对整个芯片上的所有晶体管进行整体调控,达到控制所有器件的沟道半导体区的载流子数目,降低集成电路功耗的目的,此外也能够对个别器件进行单独的调控,这对于解决超大规模集成电路的功耗问题更加适用。
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发明内容
本发明所要解决的技术问题是:提供一种新型的栅极抽取和注入场效应晶体管结构,实现对芯片上或同一基底上的所有器件的沟道载流子数目进行控制,从而实现集成电路功耗成数量级的显著降低,以及实现器件和集成电路的工作电压的提高,而器件和集成电路的功耗仍比传统的器件和集成电路的功耗低。这是因为,P=I*V,当I能显著降低时,V可适当提高。
本发明解决所述技术问题采用的技术方案是:通过顶栅极抽取/注入控制单个器件半导体沟道区载流子的数目,或者通过背栅极控制整块芯片所有器件半导体沟道区载流子的数目。在沟道半导体区上设置有顶栅介质层,顶栅介质层上设置有源极、漏极和顶栅极,沟道半导体区下设置有背栅介质层,背栅介质层下设置有背栅极,其特征在于:
所述顶栅介质层和背栅介质层均为电阻值为103~1016Ω的半绝缘介质材料;
所述沟道半导体区的材质为厚度小于10个原子层厚度的二维半导体材料或准二维半导体材料。
所述顶栅介质层和背栅介质层的材质均为下述薄膜材料之一,或者两种,或者两种以上的组合:
SIPOS、氧化铝、非晶硅、多晶硅、非晶SiC、多晶SiC、非晶GaN、多晶GaN、非晶金刚石、多晶金刚石、非晶GaAs、多晶GaAs。其中氧化铝为自氧化铝。
进一步的,所述沟道半导体区的材质为本征半导体,所述源极和漏极为金属电极;在器件开启时,所述沟道半导体区与金属电极之间为欧姆接触;在器件关断时,所述沟道半导体区与金属电极之间为肖特基接触。
所述沟道半导体区包括两个第一导电类型区和一个第二导电类型区,一个第一导电类型区设置于源极和第二导电类型区之间,另一个第一导电类型区设置于漏极和第二导电类型区之间;
第一导电类型区的材质为N型半导体,第二导电类型区的材质为P型半导体;
或者,第一导电类型区的材质为P型半导体,第二导电类型区的材质为N型半导体;或者,第一导电类型区的材质为N型半导体,第二导电类型区的材质为N型半导体;或者,第一导电类型区的材质为P型半导体,第二导电类型区的材质为P型半导体。
或者,所述沟道半导体区包括两个第一导电类型区和一个第二导电类型区,一个第一导电类型区设置于源极和第二导电类型区之间,另一个第一导电类型区设置于漏极和第二导电类型区之间;
第一导电类型区的材质为重掺杂半导体,第二导电类型区的材质为轻掺杂半导体;或者,第一导电类型区的材质为重掺杂半导体,第二导电类型区的材质为本征半导体。
本发明的一种新型栅极抽取和注入场效应晶体管结构,提供一种新的半导体沟道区载流子数量的控制方法,其特征在于,包括下述步骤:
1)施加第一背栅电压,完成对整个芯片上或同一基底上所有器件沟道半导体区载流子的抽取;
2)施加第二背栅电压,完成对整个芯片上或同一基底上所有器件沟道半导体区载流子的再注入,通过控制电压的幅度,控制注入载流子的数量,从而实现整体的超低功耗应用。
3)或施加顶栅电压,完成对个别器件沟道半导体区载流子的再注入,通过控制电压的幅度,控制注入载流子的数量,从而实现个别器件的超低功耗应用。
本发明的有益效果是:
1)器件和集成电路的功耗成数量级显著降低;由于器件工作电流Ids成数量级降低,器件工作Vds=Vgs可不降低,仍能实现器件和电路的低功耗,由此,带来器件和电路的信噪比和抗干扰能力等模拟性能的改善;
2)因载流子数目减少,载流子间的碰撞散射减少,导致器件工作频率提高;
3)突破硅场效应晶体管必须用绝缘栅介质的传统观念,将会使得硅MOSFET器件功耗成数量级显著降低;
4)本发明可用于逻辑开关、存储器、可编程器件、小信号放大等,可十分有效的降低电路的功耗、提高电路的工作频率或开关速度;
5)本发明的结构可利用背栅电极对整个芯片或同一基底上的所有器件的沟道半导体区载流子数目进行整体调控,也可以利用顶栅电极对个别器件进行单独调控,对于解决超大规模集成电路的功耗问题更加适用。
附图说明
图1是本发明的晶体管结构的示意图,表现了其基本结构。
图2是本发明的晶体管在未加背栅电压时的示意图。
图3是本发明的晶体管通过背栅抽取沟道载流子的示意图,表现了在负电压下,载流子从背栅极被抽取的情况。
图4是本发明的晶体管通过背栅向沟道注入载流子的示意图,表现了在正电压下,载流子从背栅极被注入到沟道半导体区的情况。
图5是本发明的晶体管通过顶栅向沟道注入载流子的示意图,表现了在较低正电压下,载流子从顶栅极被注入到沟道半导体区中的情况。
图6是本发明的晶体管通过顶栅向沟道注入载流子的示意图,表现了当正栅压达一定值时,更多的载流子被注入到沟道半导体区中的情况。
图7是本发明的晶体管通过顶栅抽取沟道载流子的示意图,表现了在较低负电压下,载流子从背栅电极被抽取的情况。
图8是本发明的晶体管通过顶栅抽取沟道载流子的示意图,表现了在负栅压达到一定值时,沟道半导体区的载流子几乎被完全抽取完的情况。
图9是本发明结合现有Smart-cut技术的一种是实施例的示意图。
各图标号:101背栅极金属层,102背栅介质层,103漏极半导体区,104漏极金属层,105顶栅介质层,106顶栅极金属层,107半导体沟道区,108源极金属层,109源极半导体区,110基底层,111实现欧姆接触的重掺杂区。
具体实施方式
一种新型栅极抽取和注入场效应晶体管结构,在沟道半导体区上设置有顶栅介质层,顶栅介质层上设置有源极、漏极和顶栅极,沟道半导体区下设置有背栅介质层,背栅介质层下设置有背栅极,其特征在于:
所述顶栅介质层和背栅介质层均为电阻值为103~1016Ω的半绝缘介质材料;
所述沟道半导体区的材质为厚度小于10个原子层厚度的二维半导体材料或准二维半导体材料。
所述顶栅介质层和背栅介质层的材质均为下述薄膜材料之一,或者两种,或者两种以上的组合:
SIPOS、氧化铝、非晶硅、多晶硅、非晶SiC、多晶SiC、非晶GaN、多晶GaN、非晶金刚石、多晶金刚石、非晶GaAs、多晶GaAs。其中氧化铝为自氧化铝。
例如:非晶硅与多晶SiC的组合,
例如:非晶GaN、多晶GaN、非晶金刚石、非晶GaAs、多晶GaAs的组合。
所述沟道半导体区的材质为本征半导体,所述源极和漏极为金属电极;在器件开启时,所述沟道半导体区与金属电极之间为欧姆接触;在器件关断时,所述沟道半导体区与金属电极之间为肖特基接触。
参见图1-8。
实施例1:新型栅极抽取和注入场效应晶体管结构实例。
一种新型栅极抽取和注入场效应晶体管结构,其沟道半导体区厚度小于10个原子层厚度,在沟道半导体区上设置有顶栅介质层,顶栅介质层上设置有源极、漏极和顶栅极,沟道半导体区下设置有背栅介质层,背栅介质层下设置有背栅极。所述顶栅介质层和背栅介质层的材质为自氧化铝,其介电常数为7.5,其电阻值为109~1012Ω。沟道半导体区为P-注入,源漏区为P+注入。为了实现栅极抽取/注入控制沟道载流子的功能,首先背栅极加负电压,由于半导体沟道区很薄,其中的载流子会被几乎完全抽取完,然后顶栅加正电压向沟道注入载流子,加负电压则抽取沟道载流子,通过控制电压的幅值就可以控制通沟道半导体区载流子的数目。
实施例2:开关器件。
本实施例系采用实施例1的晶体管结构形成的开关器件。通过控制栅极电流的大小使沟道半导体材料中的载流子数n成数量级减小,根据Ids=qvnS,和器件功耗P=Ids 2R,进行开关电路或数字逻辑应用,从而使器件或电路的功耗显著降低。
实施例3:放大器件。
本实施例系采用实施例1的晶体管结构形成的放大器件。通过控制栅极电流的大小使沟道半导体材料中的载流子数n成数量级减小,使器件工作在较少载流子的状态,进行模拟信号放大,从而实现高增益、高速、高频和良好饱等特性。
实施例4:存储器件。
本实施例系采用实施例1的晶体管结构形成的不挥发半导体存储器。即通过对器件栅极施加足够高的正电压(或负电压),使器件关断,此后,只要不再施加负栅压(或正电压),器件将长时间或永久保持在Ids为零的关态,从而实现对信息的存储。
参见图9。
实施例5:结合现有工艺的实施例。
一种新型栅极抽取和注入场效应晶体管结构,其沟道半导体区厚度小于10个原子层厚度,在沟道半导体区上设置有顶栅介质层,顶栅介质层上设置有源极、漏极和顶栅极,沟道半导体区下设置有背栅介质层,结合现有的Smart-cut技术,背栅介质层下设置有厚硅层和背栅电极。所述顶栅介质层和背栅介质层的材质为自氧化铝,其介电常数为7.5,其电阻值为109~1012Ω。沟道半导体区和厚硅层为P-注入,厚硅层下有P+注入的欧姆接触区,源漏区也为P+注入。为了实现栅极抽取/注入控制沟道载流子的功能,首先背栅极加负电压,由于半导体沟道区很薄,其中的载流子会被几乎完全抽取完,然后顶栅加正电压向沟道注入载流子,加负电压则抽取沟道载流子,通过控制电压的幅值就可以控制通沟道半导体区载流子的数目。

Claims (8)

1.一种新型的栅极抽取和注入场效应晶体管结构,在沟道半导体区上设置有顶栅介质层,顶栅介质层上设置有源极、漏极和顶栅极,沟道半导体区下设置有背栅介质层,背栅介质层下设置有背栅极,其特征在于,
所述顶栅介质层和背栅介质层均为电阻值为103~1016Ω的半绝缘介质材料;
所述沟道半导体区的材质为二维半导体材料或厚度小于10个原子层厚度的准二维半导体材料。
2.如权利要求1所述的新型栅极抽取和注入场效应晶体管结构,其特征在于,所述顶栅介质层和背栅介质层的材质为下述薄膜材料之一,或者两种,或者两种以上的组合:
SIPOS、氧化铝、非晶硅、多晶硅、非晶SiC、多晶SiC、非晶GaN、多晶GaN、非晶金刚石、多晶金刚石、非晶GaAs、多晶GaAs。
3.如权利要求1所述的新型栅极抽取和注入场效应晶体管结构,其特征在于,所述沟道半导体区的材质为:
下述二维半导体材料之一:石墨烯、MoS2、MoSe2、WSe2
4.如权利要求1所述的新型栅极抽取和注入场效应晶体管结构,其特征在于,所述准二维半导体材料为:
厚度小于10个原子层厚度的下述半导体之一:硅、砷化镓、氮化镓、SiC、金刚石。
5.如权利要求1所述的新型栅极抽取和注入场效应晶体管结构,其特征在于,所述沟道半导体区的材质为本征半导体,所述源极和漏极为金属电极。
6.如权利要求1所述的新型栅极抽取和注入场效应晶体管结构,其特征在于,所述沟道半导体区包括两个第一导电类型区和一个第二导电类型区,一个第一导电类型区设置于源极和第二导电类型区之间,另一个第一导电类型区设置于漏极和第二导电类型区之间;
第一导电类型区的材质为N型半导体,第二导电类型区的材质为P型半导体;
或者,第一导电类型区的材质为P型半导体,第二导电类型区的材质为N型半导体;或者,第一导电类型区的材质为N型半导体,第二导电类型区的材质为N型半导体;或者,第一导电类型区的材质为P型半导体,第二导电类型区的材质为P型半导体。
7.如权利要求1所述的新型栅极抽取和注入场效应晶体管结构,其特征在于,所述沟道半导体区包括两个第一导电类型区和一个第二导电类型区,一个第一导电类型区设置于源极和第二导电类型区之间,另一个第一导电类型区设置于漏极和第二导电类型区之间;
第一导电类型区的材质为重掺杂半导体,第二导电类型区的材质为轻掺杂半导体;或者,第一导电类型区的材质为重掺杂半导体,第二导电类型区的材质为本征半导体。
8.如权利要求1所述的新型栅极抽取和注入场效应晶体管结构,提供了一种新的半导体沟道区载流子数量的控制方法,其特征在于,包括下述步骤:
1)施加第一背栅电压,完成对整个芯片上或同一基底上所有器件沟道半导体区载流子的抽取;
2)施加第二背栅电压,完成对整个芯片上或同一基底上所有器件沟道半导体区载流子的再注入,通过控制电压的幅度,控制注入载流子的数量,从而实现整体的超低功耗应用;
3)或施加顶栅电压,完成对个别器件沟道半导体区载流子的再注入,通过控制电压的幅度,控制注入载流子的数量,从而实现个别器件的超低功耗应用。
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