CN109979961B - 磁阻式随机存取存储器结构及其制造方法 - Google Patents

磁阻式随机存取存储器结构及其制造方法 Download PDF

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Abstract

本发明实施例涉及磁阻式随机存取存储器结构及其制造方法。一种磁阻式随机存取存储器结构，所述磁阻式随机存取存储器结构包含阵列区域及毗邻于所述阵列区域的逻辑区域。所述逻辑区域包含底部电极通路、位于所述底部电极通路上方的磁阻式穿隧结层、位于所述MTJ上方的顶部电极、位于所述MTJ及所述顶部电极上方的保形氧化物层及位于所述保形氧化物层上方的氧化硅层。所述保形氧化物层及所述氧化硅层从所述阵列区域延伸到所述逻辑区域。

Description

磁阻式随机存取存储器结构及其制造方法
技术领域
本发明实施例涉及磁阻式随机存取存储器结构及其制造方法。
背景技术
半导体用于包含无线电、电视、移动电话及个人计算装置的电子应用的集成电路中。一种众所周知类型的半导体装置是半导体存储装置，例如动态随机存取存储器(DRAM)或快闪存储器，所述两者都使用电荷来存储信息。
半导体存储器装置的较近发展涉及自旋电子，其组合半导体技术以及磁阻式材料及装置。使用电子的自旋极化(而非电子的电荷)来指示状态“1”或“0”。一种此类自旋电子装置是自旋转矩转移(STT)磁阻式穿隧结(MTJ)装置。
MTJ装置包含自由层、穿隧层及钉扎层。自由层的磁化方向可通过施加穿过穿隧层的电流而反向，此致使自由层内的所注入经极化电子在自由层的磁化上施加所谓的自旋转矩。钉扎层具有固定磁化方向。当电流沿从自由层到钉扎层的方向流动时，电子沿反向方向(即从钉扎层到自由层)流动。在通过钉扎层；流动穿过穿隧层；且然后进入到自由层中并累积于自由层中之后电子被极化成相同钉扎层磁化方向。最终，自由层的磁化与钉扎层的磁化平行，且MTJ装置将处于低电阻状态。由电流导致的电子注入称为主要注入。
当施加从钉扎层流动到自由层的电流时，电子沿从自由层到钉扎层的方向流动。具有与钉扎层的磁化方向相同的极化的电子能够流动穿过穿隧层且进入到钉扎层中。相反地，具有不同于钉扎层的磁化的极化的电子将被钉扎层反射(阻挡)且将累积于自由层中。最终，自由层的磁化变得与钉扎层的磁化反向平行，且MTJ装置将处于高电阻状态。由电流导致的各别电子注入将称为次要注入。
本揭露提供包含MTJ装置的MRAM结构及其制造方法，特定地说涉及经由经简化制造方法而在存储器阵列边缘与逻辑区域之间具有经降低阶梯高度以改进周期时间且降低制造成本的MRAM结构。
发明内容
本发明的一实施例涉及一种磁阻式随机存取存储器(MRAM)结构，其包括：阵列区域；及毗邻于所述阵列区域的逻辑区域，其中所述阵列区域包括：底部电极通路(BEVA)；磁阻式穿隧结(MTJ)，其位于所述BEVA上方；顶部电极，其位于所述MTJ上方；保形氧化物层，其位于所述MTJ及所述顶部电极上方；及氧化硅层，其位于所述保形氧化物层上方，其中所述保形氧化物层及所述氧化硅层从所述阵列区域延伸到所述逻辑区域。
本发明的一实施例涉及一种用于制造磁阻式随机存取存储器(MRAM)结构的方法，所述方法包括：在阵列区域中形成磁阻式穿隧结(MTJ)结构；在所述阵列区域及毗邻于所述阵列区域的逻辑区域中在所述MTJ结构上方形成保护层；去除所述逻辑区域中的所述保护层；在所述阵列区域及所述逻辑区域中形成保形氧化物层；在所述阵列区域及所述逻辑区域中在所述保形氧化物层上方形成低介电系数介电层；在所述阵列区域及所述逻辑区域中在所述低介电系数介电层上方形成介电堆叠；在所述阵列区域及所述逻辑区域中在所述介电堆叠上方形成抗反射涂层(ARC)；及在所述阵列区域及所述逻辑区域中执行ARC回蚀且在所述介电堆叠处停止所述蚀刻。
本发明的一实施例涉及一种用于制造磁阻式随机存取存储器(MRAM)结构的方法，所述方法包括：在阵列区域中形成磁阻式穿隧结(MTJ)结构；在所述阵列区域及毗邻于所述阵列区域的逻辑区域中在所述MTJ结构上方形成第一介电层，所述第一介电层具有第一选择度；形成用于抗反射涂层(ARC)回蚀操作的第一蚀刻停止层，所述第一蚀刻停止层具有第二选择度；在所述第一蚀刻停止层上方形成用于平坦化操作的第二蚀刻停止层，所述第二蚀刻停止层具有第三选择度，其中在所述ARC回蚀操作中所述第一选择度大于所述第二选择度，且在所述平坦化操作中所述第一选择度大于所述第三选择度。
附图说明
当与附图一起阅读时，依据以下详细说明最佳地理解本揭露的方面。应注意，根据工业中的标准实践，各种构件未按比例绘制。实际上，为论述清晰起见，可任意地增加或减小各种构件的尺寸。
图1是根据本揭露的某些实施例的磁阻式随机存取存储器结构的剖面。
图2A到2L是根据本揭露的某些实施例的在各种阶段处制作的磁阻式随机存取存储器结构的剖面。
具体实施方式
以下揭露提供诸多不同实施例或实例以用于实施所提供标的物的不同构件。下文阐述组件及布置的特定实例以简化本揭露。当然，此些仅为实例且并非打算为限制性的。举例来说，在以下说明中，在第二构件上方或其上形成第一构件可包含其中第一构件及第二构件以直接接触方式形成的实施例，且还可包含其中可在第一构件与第二构件之间形成额外构件使得第一构件及第二构件可并不直接接触的实施例。另外，本揭露可在各种实例中重复参考编号及/或字母。此重复是出于简单及清晰目的且自身并不指示所论述的各种实施例及/或配置之间的关系。
此外，为便于说明，本文中可使用空间相对术语(例如“下面”、“下方”、“下部”、“上面”、“上部”等等)来阐述一个元件或构件与另一(些)元件或构件的关系，如各图中所图解说明。空间相对术语打算囊括在使用或操作中对装置除各图中所绘示的定向之外的不同定向。可以其它方式定向设备(旋转90度或以其它定向)且因此可同样地解释本文中所使用的空间相对描述语。
尽管陈述本揭露的宽广范围的数值范围及参数是近似值，但在具体实例中尽可能精确地报告所陈述的数值。然而，任何数值固有地含有必然由各别测试测量中存在的标准偏差所引起的特定误差。并且，如本文中所使用，术语“约”一般意指给出值或范围的10％、5％、1％或0.5％内。另一选择是，在由所属领域的技术人员考量的情况下术语“约”意指在平均值的可接受标准误差内。除在操作/运转实例中之外，或除非另外明确规定，否则所有数值范围、量、值及百分比(例如用于材料的数量、持续时间、温度、操作条件、各量的比率及本文中所公开的例如此类的所有数值范围、量、值及百分比)应理解为在所有例项中都由术语“约”修改。因此，除非指示相反情况，否则本揭露及随附权利要求书中所阐明的数值参数为可视需要变化的近似值。最低限度地，每一数值参数都应至少根据所报告有效数字的数量且通过应用普通舍入技术来解释。本文中可将范围表达为从一个端点到另一端点或介于两个端点之间。除非另有规定，否则本文中所公开的所有范围包含端点。
常规地，MRAM结构包含底部电极通路形成、MTJ形成、顶部电极通路形成、重修层形成、光致抗蚀剂回蚀及极其低介电系数材料(ELK)回蚀，此需要复杂程序及高成本。常规MRAM结构仍具有的问题是阶梯高度过大从而在毗邻MTJ之间包含ELK空隙。常规MRAM结构的临界尺寸也难以按比例缩小。
本揭露提供MRAM结构及制造方法。本揭露帮助降低MRAM结构的阶梯高度，且降低毗邻MTJ之间的ELK空隙。另外，替换顶部电极通路形成、重修层形成及ELK回蚀的步骤可改进周期时间且降低制造成本。
参考图1，图1是根据本揭露的某些实施例的磁阻式随机存取存储器(MRAM)结构的剖面图。MRAM结构包含阵列区域11及毗邻于阵列区域11的逻辑区域12。阵列区域11包含存储器阵列，而逻辑区域12包含至少一个晶体管。阵列区域11包含碳化硅(SiC)层21、位于SiC层21上方的富硅氧化物(SRO)层22、底部电极通路(BEVA)23，底部电极24、位于BEVA 23上方的磁阻式穿隧结(MTJ)25、位于MJT层25上方的顶部电极26。在某些实施例中，在本揭露中至少底部电极24、MTJ 25及顶部电极26统称为MTJ结构。
仍参考图1，阵列区域11进一步包含环绕MTJ结构的侧壁间隔件31，位于侧壁间隔件31上方的保护层32、位于保护层32及侧壁间隔件31上方的保形氧化物层33、位于保形氧化物层33上方的氧化硅层34、位于氧化硅层34上方的低介电系数介电层35及与下部金属层11'对置的上部金属层13。在某些实施例中，上部金属层13是指上部金属线及上部金属通路。
另一方面，逻辑区域12包含下部金属层12'、碳化硅(SiC)层21、位于SiC层21上面的富硅氧化物(SRO)层22、位于SRO层22上方的保形氧化物层33、位于保形氧化物层33上方的氧化硅层34、位于氧化硅层34上方的低介电系数介电层35及上部金属层14。在某些实施例中，上部金属层14是指上部金属线及上部金属通路。阵列区域11及逻辑区域12中标记的相同元件符号表示相同组件。
参考图1，在某些实施例中，保形氧化物层33及氧化硅层34从阵列区域11延伸到逻辑区域12。保形氧化物层33及氧化硅层34同时形成在阵列区域11及逻辑区域12上方。在某些实施例中，逻辑区域12及存储器区域11的面积覆盖范围是晶片的总面积的大约98％及2％。
仍参考图1，侧壁间隔件31环绕MTJ 25及顶部电极26。在某些实施例中，侧壁间隔件31进一步覆盖顶部电极26的顶部表面的一部分。在某些实施例中，保护层32位于侧壁间隔件31的顶部表面上方，且进一步具有环绕侧壁间隔件31的下部区段、接触SRO层22的一部分。在某些实施例中，保形层33位于保护层32上方，同时氧化硅层34位于保护层32上方，两者均位于阵列区域11及逻辑区域12中。
参考图2A到2L，在某些实施例中，用于制造MRAM结构的方法包含：在阵列区域11中形成MTJ结构；在阵列区域11及逻辑区域12中在MTJ结构上方形成保护层32；去除逻辑区域12中的保护层32；在逻辑区域12中形成保形氧化物层33；在阵列区域11及逻辑区域12中在保形氧化物层33上方形成低介电系数介电层(ELK)35；在阵列区域11及逻辑区域12中在低介电系数介电层35上方形成介电堆叠40；在阵列区域11及逻辑区域12中在介电堆叠40上方形成抗反射涂层(ARC)44；在阵列区域11及逻辑区域12中执行ARC回蚀且在介电堆叠40处停止蚀刻。
参考图2A，MRAM结构包含至少由铁磁材料构成的MTJ 25。底部电极24及顶部电极26电耦合到MTJ 25以用于信号/偏压运输。在某些实施例中，在阵列区域11内，BEVA 23放置在下部金属层11'上方且电耦合到所述下部金属层。在某些实施例中，BEVA 23具有填充被碳化硅(SiC)层21及SiC层21上面的富硅氧化物(SRO)层22环绕的梯形凹槽的导电材料。另一选择是，SRO可用四乙基原硅酸酯(TEOS)代替或与四乙基原硅酸酯组合。在某些实施例中，BEVA 23可包含例如金属的导电材料。可将平坦化操作(例如化学机械抛光(CMP)操作)应用于BEVA 23的顶部表面。底部电极层形成到BEVA 23上。底部电极层可包含TiN、TaN、W、Al、Ni、Co、Cu或其组合。在某些实施例中，可将平坦化操作(例如CMP操作)应用于底部电极层的顶部表面。在某些实施例中，底部电极层的材料不同于BEVA 23的材料。
MTJ层以多个材料堆叠(图2A中未图解说明)的形式沉积在底部电极层上方。MTJ层可由多种技术形成，举例来说高-密度电离金属等离子体(IMP)沉积、高-密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(plasma-enhanced chemical vapor deposition)(PECVD)等等。MTJ层可包含铁磁层、间隔件及封盖层。封盖层形成在铁磁层上。铁磁层中的每个可包含铁磁材料，所述铁磁材料可为金属或金属合金，例如Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoNi、TbFeCo、CrNi等等。间隔件可包含非铁磁金属，例如Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru等等。另一间隔件还可包含绝缘体，例如Al2O3、MgO、TaO、RuO等等。封盖层可包含非铁磁材料，所述非铁磁材料可为金属或绝缘体，例如Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al2O3、MgO、TaO、RuO等等。封盖层可降低其相关联MRAM胞元的写入电流。铁磁层可充当自由层，所述自由层的磁阻式极性或磁阻式定向在其相关联MRAM胞元的写入操作期间可改变。铁磁层及间隔件可充当固定层或钉扎层，所述固定层或钉扎层的磁阻式定向在其相关联MRAM胞元的操作期间不可改变。根据其它实施例，预期MTJ层可包含反铁磁层。
在形成MTJ层之后，将顶部电极层沉积在MTJ层上方。顶部电极层可通过多种技术形成，例如高-密度电离金属等离子体(IMP)沉积、高-密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)等等。在某些实施例中，顶部电极层及底部电极层由相同材料制成。在某些实施例中，顶部电极层的材料不同于BEVA 23及底部电极层的材料。
在底部电极层、MTJ层及顶部电极层上执行图案化操作以形成底部电极24、MTJ 25及顶部电极26。在某些实施例中，底部电极24、MTJ 25及顶部电极26显现为具有锥形形状，所述锥形形状接近于底部电极24具有较宽区段且接近于顶部电极26具有较窄区段。
如图2A中所展示，侧壁间隔件31是经形成以环绕底部电极24、MTJ 25及顶部电极26的侧壁的层。在某些实施例中，侧壁间隔件31可为氮化硅层，所述氮化硅层可由多种技术形成，例如化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、大气压化学气相沉积(APCVD)等等。在某些实施例中，侧壁间隔件31进一步覆盖顶部电极26的顶部表面。在某些实施例中，顶部电极26的顶部表面上方的侧壁间隔件31的厚度31t为大约40埃。随后将在图2L中论述侧壁间隔件31的厚度31t。参考图2B，保护层32毯覆沉积在阵列区域11及逻辑区域12的SRO层22及阵列区域11的顶部电极26上方。在某些实施例中，保护层32可为碳化硅(SiC)层，所述碳化硅(SiC)层可由多种技术形成，例如高-密度电离金属等离子体(IMP)沉积、高-密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)等等。在某些实施例中，保护层32的厚度为大约400埃。在某些实施例中，保护层32进一步覆盖顶部电极26上方的侧壁间隔件31的顶部表面。由于在侧壁间隔件31的侧壁上形成保护层32的不良覆盖，因此侧壁间隔件31侧壁的上面的保护层32的厚度是可忽略的。在某些实施例中，侧壁间隔件31的表面上面的保护层32的厚度32t为大约400埃到500埃。随后将在图2L中论述保护层32的厚度32t。
随后去除逻辑区域12内的保护层32以便降低衬底上面的逻辑区域12的厚度，如图2C中所展示。在某些实施例中，在保护层32上方图案化光致抗蚀剂321以暴露逻辑区域12。如图2C中所展示，此处可施加蚀刻操作(例如干式蚀刻操作)以去除逻辑区域12内的保护层32。在某些实施例中，本操作中的干式蚀刻包含采用含氟气体的反应性离子蚀刻(RIE)。在去除逻辑区域12中的保护层32之后，可通过施加等离子体灰化或剥离来去除阵列区域11中的光致抗蚀剂321。如图2D中所展示，逻辑区域12内的衬底上面的厚度降低达保护层32的厚度32t。在某些实施例中，阵列区域11中所保留的保护层32的厚度32t为大约400埃。
生产MRAM结构的常规方法的问题中的一个是归因于毗邻MTJ结构之间的大纵横比的沟槽低介电系数介电层35中的多个空隙，低介电系数介电层35可不能够封闭两个毗邻MTJ结构之间的间隙。在随后工艺中此些空隙可导致各种问题。因此，在某些实施例中，如图2E中所图解说明，保形氧化物层33形成在保护层32上面、从阵列区域11延伸到逻辑区域12。应用从约300埃到约500埃的保形氧化物层33能降低毗邻MTJ结构之间的沟槽的纵横比且因此缓解低介电系数介电层35的空隙问题。
在某些实施例中，保形氧化物层33是薄膜沉积层。举例来说，保形氧化物层33可通过原子层沉积(ALD)或等离子体辅助原子层沉积(PEALD)而形成。ALD是在3D结构上具有保形涂层的薄膜的逐层沉积工艺。可执行ALD操作以改进填充窄间隙或具有高纵横比的间隙的性能。通过在工艺期间将前体添加到真空腔室中来促进对厚度及膜性质的精确控制。同时，PEALD是通过在沉积工艺期间应用自由基气体物种而非水作为氧化剂来延展ALD的能力的先进方法。在某些实施例中，参考图2F，电流MTJ结构进一步包含在保形氧化物层33上面形成另一薄氧化物层34(例如，约150埃的四乙基原硅酸酯(TEOS)层)。薄氧化物层也从阵列区域11延伸到逻辑区域12。
参考图2G及2H，低介电系数介电层35形成在保形氧化物层33及薄氧化物层34上面、从阵列区域11延伸到逻辑区域12。介电堆叠40进一步形成在低介电系数介电层35上面，两者均位于阵列区域11及逻辑区域12中。在某些实施例中，介电堆叠40至少包含从介电堆叠40的底部到顶部的第一蚀刻停止层41及第二蚀刻停止层42。在某些实施例中，第一蚀刻停止层41包含氧化物，例如四乙基原硅酸酯(TEOS)。在某些实施例中，第二蚀刻停止层42包含氮氧化物，例如氮氧化硅(SiON)。任选地，第三层43可包含与第一蚀刻停止层41类似的氧化物。随后将在图2I、2J及2K中阐述第一蚀刻停止层41及第二蚀刻停止层42的功能。
参考图2I，抗反射涂层(ARC)44形成在阵列区域11及逻辑区域12中的介电堆叠上方。自此执行ARC回蚀操作，如图2J中所展示。常规地，在MTJ结构中不存在第一蚀刻停止层41的情况下，ARC回蚀操作采用端点检测模式且过蚀刻到阵列区域11的低介电系数介电质35。归因于逻辑区域12占据整个衬底面积的98％的事实，因此当逻辑区域中的介电层43被暴露时，端点检测开始接收足够端点信号。然而，阵列区域11中的并行回蚀操作已进展到低介电系数介电质35(其对回蚀操作中所使用的蚀刻剂具有比介电层43的选择度大的选择度)中从而致使阵列区域11中的不想要凹槽。
参考图2J，在本揭露的实施例中，额外第一蚀刻停止层41放置在介电堆叠40底部处或在横向意义上相对于逻辑区域中的介电层43至少部分地重叠。在此一情形中，当端点检测开始接收足够端点信号同时逻辑区域中的介电层43被暴露时，阵列区域11中的并行回蚀将不进展到低介电系数介电质35而是在第一蚀刻停止层41处停止。换句话说，第一蚀刻停止层41有效地防止ARC回蚀操作损坏阵列区域11中的低介电系数介电质35。
在图2J之后，在低介电系数介电质35上的ARC回蚀操作之后执行平坦化操作，如图2K中所展示。与其中执行低介电系数介电质回蚀的常规方法形成对照，本揭露提供用以去除阵列区域11中的低介电系数介电质35的平坦化操作。在某些实施例中，平坦化操作包含化学机械抛光(CMP)。在平坦化操作中关于CMP，低介电系数介电层35的选择度大于第二蚀刻停止层42的选择度。由于同时在阵列区域11及逻辑区域12上方执行平坦化操作，且所述逻辑区域12占据整个衬底面积的98％，因此在平坦化操作期间第二蚀刻停止层42充当到阵列区域11的低介电系数介电质35的蚀刻停止层。在某些实施例中，在完成平坦化操作时，阵列区域11中的低介电系数介电质35的顶部表面与逻辑区域12中的第二蚀刻停止层42的顶部表面大体共面。
在平坦化操作完成之后，阵列区域11及逻辑区域12中的通路沟槽同时形成。在某些实施例中，通过执行干式蚀刻(例如反应性离子蚀刻(RIE))来形成通路沟槽。RIE使用化学反应性等离子体来去除沉积在衬底上的材料。等离子体是在低压下通过电磁场而产生，这是因为来自等离子体的高能离子蚀刻晶片表面。
如图2L中所展示，阵列区域11及逻辑区域12中同时形成通路沟槽13'及14'。为控制通路沟槽13'及14'形成，阵列区域11中的顶部电极26上面的层的厚度及材料必须与逻辑区域12中的下部金属线12'上面的层的厚度及材料相关。在某些实施例中，参考图2L，在阵列区域11内形成上部金属层13的通路沟槽13'需要穿透顶部电极26上面的低介电系数介电层35、氧化硅层34、保形氧化物层33、保护层32及侧壁间隔件31。类似地，在逻辑区域12中形成上部金属层14的通路沟槽14'需要穿透低介电系数介电层35、氧化硅层34、保形氧化物层33、富硅氧化物层22及碳化硅层21。
基于阵列区域11与逻辑区域12中的所去除组合物的比较，得出保形氧化物层33及氧化硅层34两者都存在于阵列区域11及逻辑区域12中，在逻辑区域12中穿过碳化硅层21及富硅氧化物层22来形成通路沟槽14'的持续时间应大体上类似于在阵列区域11中穿过顶部电极26上面的保护层32及侧壁间隔件31来形成通路沟槽13'的持续时间。在某些实施例中，碳化硅层21的厚度为大约300埃，且富硅氧化物层22的厚度为大约200埃。因此，保护层32可经设计以超过碳化硅层21的厚度(例如大约400埃)以补偿穿过较薄碳化硅层21及富硅氧化物层22来形成通路沟槽14'的持续时间。在某些实施例中，顶部电极26上面的侧壁间隔件31的厚度31t为大约40埃以防止通路沟槽13'的形成操作损坏顶部电极26的完整性。
在形成沟槽之后，可进一步将导电材料填充到通路沟槽13'及14'中(如先前所阐述)且填充到线沟槽(未展示)中。金属通路可通过多种技术形成，例如电镀、无电极电镀、高-密度电离金属等离子体(IMP)沉积、高-密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)等等。在某些实施例中，金属线及金属通路填充有导电材料(例如铜、金或另一适合金属或合金)以形成若干个导电通路。不同金属层中的金属线及金属通路形成由大体上纯铜(例如，其中铜的重量百分比大于约90％或大于约95％)或铜合金构成的互连结构，且可使用单一及/或双重镶嵌操作形成。金属线及金属通路大体上可不含或可含铝。
前述内容概述数项实施例的构件使得所属领域的技术人员可较佳地理解本揭露的方面。所属领域的技术人员应了解，其可易于将本揭露用作用于设计或修改其它操作及结构以用于实施与本文中所介绍的实施例相同的目的及/或达成与所述实施例相同的优点的基础。所属领域的技术人员还应认识到，此些等效构造并不背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下在本文中做出各种改变、替代及更改。
此外，本申请案的范围并非打算限于本说明书中所阐述的工艺、机器、制品、物质组成、手段、方法及步骤的特定实施例。所属领域的技术人员依据本揭露的揭露内容将易于了解当前存在或稍后将开发的执行与本文中所阐述的对应实施例大体相同的功能或达成基本相同的结果的过程、机器、制品、物质组成、手段、方法或步骤。因此，随附权利要求书打算在其范围内包含此类程序、机器、制品、物质组成、手段、方法或步骤。
本揭露的某些实施例提供一种磁阻式随机存取存储器(MRAM)结构，所述磁阻式随机存取存储器(MRAM)结构包含阵列区域及毗邻于所述阵列区域的逻辑区域。所述逻辑区域包含底部电极通路、位于所述底部电极通路上方的磁阻式穿隧结、位于所述MTJ上方的顶部电极、位于所述MTJ及所述顶部电极上方的保形氧化物层及位于所述保形氧化物层上方的氧化硅层。所述保形氧化物层及所述氧化硅层从所述阵列区域延伸到所述逻辑区域。
本揭露的某些实施例提供用于制造磁阻式随机存取存储器结构的方法，所述方法包含：在阵列区域中形成磁阻式穿隧结结构；在所述阵列区域中及在毗邻于所述阵列区域的逻辑区域中在所述MTJ结构上方形成保护层；去除所述逻辑区域中的所述保护层；在所述阵列区域及所述逻辑区域中形成保形氧化物层；在所述阵列区域及所述逻辑区域中在所述保形氧化物层上方形成低介电系数介电层；在所述阵列区域及所述逻辑区域中在所述低介电系数介电层上方形成介电堆叠；在所述阵列区域及所述逻辑区域中在所述介电堆叠上方形成抗反射涂层；及在所述阵列区域及所述逻辑区域中执行所述抗反射涂层回蚀且在所述介电堆叠处停止所述蚀刻。
本揭露的某些实施例提供用于制造磁阻式随机存取存储器结构的方法，所述方法包含：在阵列区域中形成磁阻式穿隧结结构；在所述阵列区域及毗邻于所述阵列区域的逻辑区域中在所述MTJ结构上方形成第一介电层，其中所述第一介电层具有第一选择度；形成用于抗反射涂层回蚀操作的第一蚀刻停止层，其中所述第一蚀刻停止层具有第二选择度；及在所述第一蚀刻停止层上方形成用于平坦化操作的第二蚀刻停止层，其中所述第二蚀刻停止层具有第三选择度。在所述抗反射涂层回蚀操作中所述第一选择度大于所述第二选择度，且在所述平坦化操作中所述第一选择度大于所述第三选择度。
符号说明
11 阵列区域
11' 下部金属层
12 逻辑区域
12' 下部金属层/下部金属线
13 上部金属层
13' 通路沟槽
14 上部金属层
14' 通路沟槽
21 碳化硅层
22 富硅氧化物层
23 底部电极通路
24 底部电极
25 磁阻式穿隧结
26 顶部电极
31 侧壁间隔件
31t 厚度
32 保护层
32t 厚度
33 保形氧化物层/保形层
34 氧化硅层/薄氧化物层
35 低介电系数介电层/低介电系数介电质
40 介电堆叠
41 第一蚀刻停止层/额外第一蚀刻停止层
42 第二蚀刻停止层
43 第三层
44 抗反射涂层
321 光致抗蚀剂

Claims (20)

1.一种磁阻式随机存取存储器MRAM结构，其包括：
阵列区域；及
毗邻于所述阵列区域的逻辑区域，所述逻辑区域包括金属通路，
其中所述阵列区域包括：
底部电极通路BEVA；
富硅氧化物(SRO)层，环绕所述BEVA；
磁阻式穿隧结MTJ，其位于所述BEVA上方；
顶部电极，其位于所述MTJ上方；
保形氧化物层，其位于所述SRO层、所述MTJ及所述顶部电极上方；
氧化硅层，其位于所述保形氧化物层上方；
侧壁间隔件，其环绕所述MTJ及所述顶部电极，所述侧壁间隔件位于所述保形氧化物层下方并覆盖所述顶部电极的顶部表面；及
保护层，其位于所述侧壁间隔件上方，且覆盖所述顶部电极的所述顶部表面，所述保护层位于所述保形氧化物层下方并环绕所述MTJ，
其中所述保形氧化物层及所述氧化硅层从所述阵列区域延伸到所述逻辑区域，并被所述金属通路穿透。
2.根据权利要求1所述的MRAM结构，其中所述保护层接触所述SRO层的一部分。
3.根据权利要求1所述的MRAM结构，其中所述保护层环绕所述侧壁间隔件的下部区段。
4.根据权利要求1所述的MRAM结构，其进一步包括位于所述保形氧化物层上方的低介电系数介电层，所述低介电系数介电层从所述阵列区域延伸到所述逻辑区域。
5.根据权利要求1所述的MRAM结构，其进一步包括位于所述SRO层下方的碳化硅SiC层。
6.一种用于制造磁阻式随机存取存储器MRAM结构的方法，所述方法包括：
在阵列区域中形成底部电极通路(BEVA)；
形成富硅氧化物(SRO)层环绕所述BEVA；
在BEVA上形成磁阻式穿隧结MTJ结构；
在所述阵列区域中及在毗邻于所述阵列区域的逻辑区域中在所述MTJ结构上方形成保护层；
去除所述逻辑区域中的所述保护层；
在所述阵列区域及所述逻辑区域中形成保形氧化物层覆盖所述SRO层及所述MTJ结构；
在所述阵列区域及所述逻辑区域中在所述保形氧化物层上方形成低介电系数介电层；
在所述阵列区域及所述逻辑区域中在所述低介电系数介电层上方形成介电堆叠；
在所述阵列区域及所述逻辑区域中在所述介电堆叠上方形成抗反射涂层ARC；
在所述阵列区域及所述逻辑区域中执行ARC回蚀且在所述介电堆叠处停止所述回蚀；
同时在所述阵列区域及所述逻辑区域中形成通路沟槽；及
在所述通路沟槽中填充导电材料以形成金属通路，所述金属通路穿透所述保形氧化物层。
7.根据权利要求6所述的方法，其中所述ARC回蚀在接触所述低介电系数介电层的所述介电堆叠的第一蚀刻停止层处停止。
8.根据权利要求7所述的方法，其进一步包括：
在所述逻辑区域及所述阵列区域上方执行平坦化操作借此暴露所述阵列区域中的所述低介电系数介电层；及
在所述逻辑区域中的所述介电堆叠处停止所述平坦化操作。
9.根据权利要求8所述的方法，其中所述平坦化操作在所述介电堆叠的所述第一蚀刻停止层上面的第二蚀刻停止层处停止。
10.根据权利要求8所述的方法，其中所述通路沟槽穿透所述低介电系数介电层。
11.根据权利要求10所述的方法，其中在所述阵列区域中形成所述通路沟槽包括去除所述保形氧化物层的一部分及所述保护层的一部分。
12.根据权利要求10所述的方法，其中在所述逻辑区域中形成所述通路沟槽包括去除所述保形氧化物层的一部分。
13.一种用于制造磁阻式随机存取存储器MRAM结构的方法，所述方法包括：
在阵列区域中形成底部电极通路(BEVA)；
形成富硅氧化物(SRO)层环绕所述BEVA；
在BEVA上形成磁阻式穿隧结MTJ结构；
在所述阵列区域及毗邻于所述阵列区域的逻辑区域中形成保形氧化物层以覆盖所述SRO层及所述MTJ结构；
在所述保形氧化物层上方形成第一介电层，所述第一介电层具有第一选择度；
形成用于抗反射涂层ARC回蚀操作的第一蚀刻停止层，所述第一蚀刻停止层具有第二选择度；
在所述第一蚀刻停止层上方形成用于平坦化操作的第二蚀刻停止层，所述第二蚀刻停止层具有第三选择度，
其中在所述ARC回蚀操作中所述第一选择度大于所述第二选择度，且在所述平坦化操作中所述第一选择度大于所述第三选择度；
同时在所述阵列区域及所述逻辑区域中形成通路沟槽；及
在所述通路沟槽中填充导电材料以形成金属通路，所述金属通路穿透所述保形氧化物层。
14.根据权利要求13所述的方法，其中所述第一蚀刻停止层包括氧化物。
15.根据权利要求13所述的方法，其中所述第二蚀刻停止层包括氮氧化物。
16.根据权利要求13所述的方法，其进一步包括：
在所述MTJ结构上方形成间隔件；及
在所述间隔件上方形成保护层。
17.根据权利要求16所述的方法，其中所述通路沟槽穿透所述第一介电层。
18.根据权利要求17所述的方法，其中在所述阵列区域中形成所述通路沟槽包括去除所述保形氧化物层的一部分、所述保护层的一部分及所述间隔件的一部分。
19.根据权利要求17所述的方法，其中在所述逻辑区域中形成通路沟槽包括去除所述保形氧化物层的一部分及所述第一介电层的一部分。
20.根据权利要求13所述的方法，其中所述平坦化操作包括化学机械抛光。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490248B2 (en) * 2017-11-30 2019-11-26 Taiwan Semiconductor Manufacturing Company Ltd. Magnetic random access memory structure and manufacturing method of the same
US10720487B2 (en) 2018-06-28 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with magnetic element
CN112242483B (zh) * 2019-07-19 2024-05-07 联华电子股份有限公司 磁阻式随机存取存储器
CN112310144A (zh) * 2019-07-29 2021-02-02 联华电子股份有限公司 半导体结构及其制作方法
CN112447788B (zh) * 2019-09-03 2023-09-12 联华电子股份有限公司 磁阻式随机存取存储器
CN112466901A (zh) 2019-09-06 2021-03-09 联华电子股份有限公司 半导体元件及其制作方法
CN112670403B (zh) * 2019-10-16 2024-04-30 联华电子股份有限公司 半导体结构
CN112713239B (zh) * 2019-10-24 2024-06-04 联华电子股份有限公司 包括埋入式磁阻式随机存取存储器半导体装置的制作方法
US11380580B2 (en) * 2019-10-30 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Etch stop layer for memory device formation
US11152426B2 (en) * 2020-01-15 2021-10-19 Taiwan Semiconductor Manufacturing Company Limited Memory device using an etch stop dielectric layer and methods for forming the same
US20210273156A1 (en) * 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures with protection outer layers
US11594675B2 (en) * 2020-06-04 2023-02-28 Globalfoundries Singapore Pte. Ltd. Magnetic tunnel junction structure and integration schemes
US11716910B2 (en) * 2020-08-25 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM structure for balanced loading
CN115206979A (zh) * 2021-04-14 2022-10-18 华邦电子股份有限公司 存储器组件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104037187A (zh) * 2013-03-06 2014-09-10 台湾积体电路制造股份有限公司 具有双间隔件的一晶体管和一阻变随机存取存储器的结构
CN105977376A (zh) * 2015-03-12 2016-09-28 台湾积体电路制造股份有限公司 用于改进型磁阻式随机存取存储器工艺的垂直磁性隧道结
CN107017338A (zh) * 2015-12-31 2017-08-04 台湾积体电路制造股份有限公司 半导体结构和其形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100512180B1 (ko) * 2003-07-10 2005-09-02 삼성전자주식회사 자기 랜덤 엑세스 메모리 소자의 자기 터널 접합 및 그의형성방법
US8542524B2 (en) * 2007-02-12 2013-09-24 Avalanche Technology, Inc. Magnetic random access memory (MRAM) manufacturing process for a small magnetic tunnel junction (MTJ) design with a low programming current requirement
DE102008016424B4 (de) * 2008-03-31 2011-06-01 Amd Fab 36 Limited Liability Company & Co. Kg Verfahren mit einem Bilden einer Kontaktloshöffnung und eines Grabens in einer dielektrischen Schicht mit kleinem ε
KR101532752B1 (ko) * 2009-01-21 2015-07-02 삼성전자주식회사 자기 메모리 소자
US8334213B2 (en) * 2009-06-05 2012-12-18 Magic Technologies, Inc. Bottom electrode etching process in MRAM cell
US8169816B2 (en) * 2009-09-15 2012-05-01 Magic Technologies, Inc. Fabrication methods of partial cladded write line to enhance write margin for magnetic random access memory
US8709956B2 (en) * 2011-08-01 2014-04-29 Avalanche Technology Inc. MRAM with sidewall protection and method of fabrication
KR102191217B1 (ko) * 2014-04-28 2020-12-16 삼성전자주식회사 반도체 소자, 자기 기억 소자 및 이들의 제조 방법
KR102374642B1 (ko) * 2015-01-22 2022-03-17 삼성전자주식회사 자기 메모리 소자 및 그 제조 방법
US9972775B2 (en) * 2015-03-12 2018-05-15 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device having low-k interconnects
US9634243B1 (en) * 2015-11-27 2017-04-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US10454021B2 (en) * 2016-01-29 2019-10-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
US10727272B2 (en) * 2017-11-24 2020-07-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
US10490248B2 (en) * 2017-11-30 2019-11-26 Taiwan Semiconductor Manufacturing Company Ltd. Magnetic random access memory structure and manufacturing method of the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104037187A (zh) * 2013-03-06 2014-09-10 台湾积体电路制造股份有限公司 具有双间隔件的一晶体管和一阻变随机存取存储器的结构
CN105977376A (zh) * 2015-03-12 2016-09-28 台湾积体电路制造股份有限公司 用于改进型磁阻式随机存取存储器工艺的垂直磁性隧道结
CN107017338A (zh) * 2015-12-31 2017-08-04 台湾积体电路制造股份有限公司 半导体结构和其形成方法

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