CN109904161B - 半导体器件 - Google Patents

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Abstract

公开了一种半导体器件，该半导体器件包括：衬底，该衬底包括从衬底的顶表面垂直地突出的第一有源图案；以及填充形成在第一有源图案的上部上的第一凹部的第一源极/漏极图案。该第一源极/漏极图案包括第一半导体图案和位于第一半导体图案上的第二半导体图案。第一半导体图案具有第一面、第二面和当第一面和第二面彼此会合时限定的第一角边缘。该第二半导体图案覆盖第一半导体图案的第一面和第二面并暴露第一角边缘。

Description

半导体器件
相关申请的交叉引用
本申请要求2017年12月7日在韩国知识产权局提交的韩国专利申请No.10-2017-0167673的优先权，该韩国专利申请的全部内容通过引用的方式结合于本申请中。
技术领域
本公开涉及半导体器件，更具体地，涉及包括场效应晶体管的半导体器件。
背景技术
半导体器件由于其小尺寸、多功能和/或低制造成本而在电子工业中益处较多。半导体器件可以包括存储逻辑数据的半导体存储器件、处理逻辑数据操作的半导体逻辑器件以及同时具有存储器和逻辑元件的混合半导体器件。随着电子工业的先进发展，对半导体器件的高度集成要求越来越高。例如，越来越多地要求半导体器件具有高可靠性、高速度和/或多功能性。为了满足这些要求的特性，半导体器件逐渐变得复杂和集成化。
发明内容
本文公开的实施例提供了一种具有增强的电特性和提高的集成度的半导体器件。
根据示例性实施例，半导体器件可以包括：衬底，所述衬底包括从所述衬底的顶表面竖直地突出的第一有源图案；以及第一源极/漏极图案，所述第一源极/漏极图案填充形成在所述第一有源图案的上部上的第一凹部。所述第一源极/漏极图案可以包括：第一半导体图案；以及位于所述第一半导体图案上的第二半导体图案。所述第一半导体图案可以具有第一面、第二面和所述第一面和所述第二面彼此会合处限定的第一角边缘。所述第二半导体图案可以覆盖所述第一半导体图案的第一面和第二面并暴露所述第一角边缘。
根据示例性实施例，半导体器件可以包括：衬底，所述衬底包括从所述衬底的顶表面竖直地突出的第一有源图案；以及第一源极/漏极图案，所述第一源极/漏极图案填充形成在所述第一有源图案的上部上的第一凹部。所述第一源极/漏极图案可以具有垂直于所述衬底的顶表面的第一面。所述第一源极/漏极图案可以包括第一半导体图案和位于所述第一半导体图案上的第二半导体图案。所述第一半导体图案可以包括沿远离所述第一源极/漏极图案的中心的方向水平地突出并位于所述第二半导体图案的两个部分之间的第一角边缘。所述第一半导体图案的第一角边缘可以位于所述第一源极/漏极图案的第一面。
根据示例性实施例，半导体器件可以包括位于衬底上的存储单元。所述存储单元可以包括：第一存取晶体管和第二存取晶体管；第一上拉晶体管和第二上拉晶体管；以及第一下拉晶体管和第二下拉晶体管。所述第一上拉晶体管的第一源极/漏极图案可以在第一方向上与所述第一下拉晶体管的第二源极/漏极图案间隔开。所述第一源极/漏极图案可以具有面向所述第二源极/漏极图案的第一面。所述第一源极/漏极图案的第一面可以垂直于所述衬底的顶表面。
附图说明
图1图示了示出根据示例性实施例的半导体器件的俯视图。
图2A至图2F图示了分别沿着图1的线A-A’、B-B’、C-C’、D-D’、E-E’和F-F’截取的截面图。
图3、图5、图7、图9和图11图示了示出根据示例性实施例的制造半导体器件的方法的俯视图。
图4A、图6A、图8A、图10A和图12A分别图示了沿图3、图5、图7、图9和图11的线A-A’截取的截面图。
图4B、图6B、图8B、图10B和图12B分别图示了沿图3、图5、图7、图9和图11的线B-B’截取的截面图。
图6C、图8C、图10C和图12C分别图示了沿图5、图7、图9和图11的线C-C’截取的截面图。
图12D、图12E和图12F分别图示了沿图11的线D-D’、E-E’和F-F’截取的截面图。
图13图示了沿图9的线B-B’截取的截面图，其示出了根据示例性实施例的形成第一源极/漏极图案的方法。
图14A和图14B图示了分别沿着图1的线A-A’和B-B’截取的截面图，其示出了根据示例性实施例的制造半导体器件的方法。
图15A、图15B、图15C和图15D图示了分别沿着图1的线A-A’、C-C’、D-D’和F-F’截取的截面图，其示出了根据示例性实施例的半导体器件。
图16图示了示出根据示例性实施例的SRAM单元的等效电路图。
图17图示了示出根据图16的电路图的SRAM单元的俯视图，其示出了根据示例性实施例的半导体器件。
图18A至图18C分别图示了沿图17的线A-A’、B-B’和C-C’截取的截面图。
具体实施方式
图1图示了示出根据本发明构思的示例性实施例的半导体器件的俯视图。半导体器件可以是例如由晶片的裸片形成的半导体芯片(例如，存储器或逻辑芯片)或者半导体封装体，其中两者都包括图1和图2A-2F中描述的组件。图2A至图2F图示了分别沿着图1的线A-A’、B-B’、C-C’、D-D’、E-E’和F-F’截取的截面图。
参照图1和图2A至图2F，衬底100可以包括第一区域RG1和第二区域RG2。第一区域RG1和第二区域RG2可以在衬底100上彼此分离。衬底100可以是化合物半导体衬底或包括硅、锗、硅锗等的半导体衬底。例如，衬底100可以是硅衬底。
第一区域RG1和第二区域RG2中的每一个可以是逻辑单元区域的一部分，在该逻辑单元区域中逻辑晶体管被布置为构成半导体器件的逻辑电路。例如，衬底100的逻辑单元区域上可以设置有构成处理器核心的逻辑晶体管或I/O端子。第一区域RG1和第二区域RG2中的每一个可以包括一个或更多个逻辑晶体管的一部分，或者可以包括这些逻辑晶体管的各个个体。
或者，第一区域RG1和第二区域RG2中的每一个可以是用于存储数据的存储单元区域的一部分。例如，衬底100的存储单元区域上可以设置有构成多个SRAM单元的存储单元晶体管。第一区域RG1和第二区域RG2中的每一个可以包括存储单元晶体管中的多个存储单元晶体管个体。然而，所公开的实施例并不限于此。
第一区域RG1上可以设置有沿第二方向D2延伸的第一有源图案AP1。第二区域RG2上可以设置有沿第二方向D2延伸的第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以是衬底100的从衬底100的顶表面突出的部分。
器件隔离层ST可以设置在衬底100的上部上。器件隔离层ST可以限定第一有源图案AP1和第二有源图案AP2。器件隔离层ST可以直接覆盖第一有源图案AP1和第二有源图案AP2中的每一个的下侧壁。器件隔离层ST可以包括绝缘材料，例如氧化硅层。
第一有源图案AP1和第二有源图案AP2的上部可以高于器件隔离层ST的顶表面。第一有源图案AP1和第二有源图案AP2的上部可以竖直地突出超过器件隔离层ST。第一有源图案AP1的上部和第二有源图案AP2的上部都可以成形为突出穿过器件隔离层ST的鳍状。
第一沟道区CH1和第一源极/漏极图案SD1可以设置在第一有源图案AP1的上部上。第一凹部RS1可以形成在第一有源图案AP1的上部上。第一凹部RS1可以凹入得低于第一沟道区CH1。第一源极/漏极图案SD1可以填充第一凹部RS1。例如，第一源极/漏极图案SD1可以是p型杂质区。第一沟道区CH1可以夹置于一对第一源极/漏极图案SD1之间。
第二沟道区CH2和第二源极/漏极图案SD2可以设置在第二有源图案AP2的上部上。第二凹部RS2可以形成在第二有源图案AP2的上部上。第二凹部RS2可以凹入得低于第二沟道区CH2。第二源极/漏极图案SD2可以填充第二凹部RS2。例如，第二源极/漏极图案SD2可以是n型杂质区。第二沟道区CH2可以夹置于一对第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可以与第一沟道区CH1和第二沟道区CH2的顶表面持平或高于第一沟道区CH1和第二沟道区CH2的顶表面。第一源极/漏极图案SD1可以包括与衬底100的半导体元素或材料不同的半导体元素或材料。例如，第一源极/漏极图案SD1可以包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素。因此，第一源极/漏极图案SD1可以向第一沟道区CH1提供压应力。第二源极/漏极图案SD2可以包括晶格常数等于或小于衬底100的半导体元素的晶格常数的半导体元素。例如，第二源极/漏极图案SD2可以包括与衬底100的半导体元素相同的半导体元素硅。
栅电极GE可以设置为沿第一方向D1延伸，同时横跨第一有源图案AP1和第二有源图案AP2。第一有源图案AP1上的栅电极GE可以与第一沟道区CH1在竖直方向上交叠。第一有源图案AP1上的栅电极GE可以围绕第一沟道区CH1的顶表面和相对的侧壁(见图2C)。第二有源图案AP2上的栅电极GE可以与第二沟道区CH2在竖直方向上交叠。第二有源图案AP2上的栅电极GE可以围绕第二沟道区CH2的顶表面和相对的侧壁(见图2F)。例如，栅电极GE可以包括导电金属氮化物(例如氮化钛或氮化钽)和金属(例如钛、钽、钨、铜或铝)中的一种或更多种。
一对栅极间隔物GS可以分别设置在每个栅电极GE的相对的侧壁上。栅极间隔物GS可以沿着栅电极GE在第一方向D1上延伸。栅极间隔物GS的顶表面可以高于栅电极GE的顶表面。栅极间隔物GS的顶表面可以与下面将讨论的第一层间介电层110的顶表面共面。栅极间隔物GS可以包括SiCN、SiCON和SiN中的一种或更多种。或者，每个栅极间隔物GS可以包括由SiCN、SiCON和SiN中的两种或更多种构成的多层。
栅极介电图案GI可以夹置于栅电极GE与第一有源图案AP1之间以及栅电极GE与第二有源图案AP2之间。栅极介电图案GI中的每一个可以沿着栅电极GE中相应一个的底表面延伸。栅极介电图案GI中的每一个可以覆盖第一沟道区CH1和第二沟道区CH2中相应一个的顶表面和相对的侧壁。栅极介电图案GI可以包括高k介电材料。例如，高k介电材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或更多种。
可以在每个栅电极GE上设置有栅极覆盖图案GP。栅极覆盖图案GP可以沿着栅电极GE在第一方向D1上延伸。栅极覆盖图案GP可以包括相对于将在下面讨论的第一层间介电层110具有蚀刻选择性的材料。例如，栅极覆盖图案GP可以包括SiON、SiCN、SiCON和SiN中的一种或更多种。
第一层间介电层110可以设置在衬底100上。第一层间介电层110可以覆盖栅极间隔物GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间介电层110可以具有与栅极覆盖图案GP的顶表面和栅极间隔物GS的顶表面基本共面的顶表面。例如，第一层间介电层110可以包括氧化硅层。
尽管未示出，但是可以设置穿透第一层间介电层110的接触，以与第一源极/漏极图案SD1和第二源极/漏极图案SD2电连接。硅化物层可以夹置于接触与第一源极/漏极图案SD1和第二源极/漏极图案SD2之间。例如，接触可以通过硅化物层电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。硅化物层可以包括金属硅化物。
将参照图2A和图2B详细讨论第一源极/漏极图案SD1。第一源极/漏极图案SD1可以包括第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案SP1可以覆盖第一凹部RS1的内侧壁。当以沿第二方向D2(参见图2A)的截面观察时，第一半导体图案SP1可以为U形。例如，第一半导体图案SP1可以共形地形成为在第一凹部RS1的内侧壁上具有均匀的厚度。
第二半导体图案SP2可以设置在第一半导体图案SP1上。第二半导体图案SP2的至少一部分可以覆盖第一半导体图案SP1的内侧壁。第二半导体图案SP2可以填充第一凹部RS1。第二半导体图案SP2的体积可以大于第一半导体图案SP1和第三半导体图案SP3中每一个的体积。第三半导体图案SP3可以设置在第二半导体图案SP2上。第二半导体图案SP2可以具有被第三半导体图案SP3覆盖的暴露表面(或者将在下面讨论的第一面FA1至第四面FA4)。
第一半导体图案SP1和第二半导体图案SP2中的每一个可以包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素。例如，当衬底100包括硅(Si)时，第一半导体图案SP1和第二半导体图案SP2中的每一个可以包括硅锗(SiGe)。锗(Ge)的晶格常数可以大于硅(Si)的晶格常数。
第一半导体图案SP1可以用作夹置于衬底100与第二半导体图案SP2之间的缓冲层。第一半导体图案SP1可以包含浓度相对较低的锗(Ge)。例如，第一半导体图案SP1可以包含含量为约15at％(原子百分比)至约25at％的锗(Ge)。第二半导体图案SP2中包含的锗(Ge)的含量大于第一半导体图案SP1中包含的锗(Ge)的含量。例如，第二半导体图案SP2可包含含量为约25at％至约75at％的锗(Ge)。
第三半导体图案SP3可以用作用于保护第二半导体图案SP2的覆盖层。第三半导体图案SP3可以包括与衬底100的半导体元素相同的半导体元素。例如，第三半导体图案SP3可以包括单晶硅(Si)。第三半导体图案SP3可以包含含量为约95at％至约100at％的硅(Si)。诸如“大约”或“近似”之类的术语可以反映仅以相对较小的方式和/或以不会显著改变某些元件的操作、功能或结构的方式变化的数量、大小、朝向或布局。例如，从“大约0.1到大约1”的范围可以包括诸如围绕0.1的0％-5％偏差和围绕1的0％-5％偏差的范围，特别是如果这种偏差保持与所列出的范围相同的效果。
第二半导体图案SP2可以包括使第一源极/漏极图案SD1具有p型导电性的杂质(例如，硼)。包含在第二半导体图案SP2中的杂质的含量可以大于包含在第一半导体图案SP1和第三半导体图案SP3中的每一个中的杂质的含量。
将返回参照图2B详细讨论当以沿着第一方向D1的截面观察时示出的第一源极/漏极图案SD1。第一源极/漏极图案SD1可以包括第一面PFA1、第二面PFA2和第三面PFA3。第三面PFA3可以位于第一面PFA1与第二面PFA2之间。例如，第三面PFA3可以将第一面PFA1和第二面PFA2彼此连接。第一面PFA1、第二面PFA2和第三面PFA3可以是彼此不同的晶面。例如，第一面PFA1可以是(110)面，第二面PFA2可以是(100)面，第三面PFA3可以是(111)面。第一面PFA1可以垂直于衬底100的顶表面。第二面PFA2可以平行于衬底100的顶表面。
第一源极/漏极图案SD1可以具有包括五个或更多个平面的多面体形状。例如，第一源极/漏极图案SD1可以包括两个(110)面、一个(100)面和四个(111)面。
第一源极/漏极图案SD1的第二半导体图案SP2可以包括第一面FA1、第二面FA2、第三面FA3和第四面FA4。第二半导体图案SP2的第一面FA1至第四面FA4可以是相同的晶面。第二半导体图案SP2的第一面FA1至第四面FA4可以都是(111)面。例如，第二半导体图案SP2可以仅包括(111)面。
第一角边缘SE1可以由第二半导体图案SP2的第三面FA3和第四面FA4限定。第一角边缘SE1可以沿远离第二半导体图案SP2的中心的方向水平地突出。第一角边缘SE1可以沿第一方向D1突出。第一角边缘SE1可以位于第一源极/漏极图案SD1的第一面PFA1处，并且可以形成第一源极/漏极图案SD1的第一面PFA1的一部分，并且可以与第一面PFA1共面。
第二角边缘SE2可以由第二半导体图案SP2的第二面FA2和第三面FA3限定。第二角边缘SE2可以沿远离第二半导体图案SP2的中心的方向竖直地突出。第二角边缘SE2可以沿第三方向D3突出。
第三半导体图案SP3可以直接覆盖第二半导体图案SP2的第一面FA1至第四面FA4。第三半导体图案SP3可以不覆盖第二半导体图案SP2的第一角边缘SE1和第二角边缘SE2。第三半导体图案SP3可以暴露第二半导体图案SP2的第一角边缘SE1和第二角边缘SE2。第三半导体图案SP3可以具有与第一源极/漏极图案SD1的第一面PFA1至第三面PFA3相对应的暴露表面。
在第二半导体图案SP2具有第一角边缘SE1的水平高度上，第一源极/漏极图案SD1可以具有沿第一方向D1的最大宽度W1。第一源极/漏极图案SD1的最大宽度W1可以与第二半导体图案SP2的最大宽度基本相同。当提到朝向、布局、位置、形状、尺寸、数量或其他度量时，本文使用的术语例如“相同”、“相等”、“平面”或“共面”不一定意味着完全相同的朝向、布局、位置、形状、尺寸、数量或其他度量，而是旨在包括在例如由于制造过程而可能发生的可接受的变化内的几乎相同的朝向、布局、位置、形状、尺寸、数量或其他度量。除非上下文或其他陈述另有说明，否则术语“基本上”在本文中可用于强调这一含义。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面”的物件可以是完全相同、相等或平面的，或者可以是在例如由于制造过程而可能发生的可接受的变化范围内的相同、相等或平面的。
将参照图2D和2E详细讨论第二源极/漏极图案SD2。第二源极/漏极图案SD2可以包括单个半导体层。第二源极/漏极图案SD2可以包括与衬底100的半导体元素相同的半导体元素。例如，第二源极/漏极图案SD2可以包括硅(Si)。第二源极/漏极图案SD2可以包括使得第二源极/漏极图案SD2具有n型导电性的杂质(例如磷)。
将参照图2E详细讨论当以沿着第一方向D1的截面观察时示出的第二源极/漏极图案SD2。第二源极/漏极图案SD2可以包括第一面NFA1、第二面NFA2和第三面NFA3。第三面NFA3可以位于第一面NFA1与第二面NFA2之间。例如，第三面NFA3可以将第一面NFA1和第二面NFA2彼此连接。第一面NFA1、第二面NFA2和第三面NFA3可以是彼此不同的晶面。例如，第一面NFA1可以是(110)面，第二面NFA2可以是(100)面，并且第三面NFA3可以是(111)面。第一面NFA1可以垂直于衬底100的顶表面。第二面NFA2可以平行于衬底100的顶表面。
第二源极/漏极图案SD2可以具有包括五个或更多个平面的多面体形状。例如，第二源极/漏极图案SD2可以包括两个(110)面、一个(100)面和四个(111)面。第二源极/漏极图案SD2可以沿第一方向D1在彼此相对的两个第一面NFA1之间有最大宽度W2。
图3、图5、图7、图9和图11图示了示出根据示例性实施例的制造半导体器件的方法的俯视图。图4A、图6A、图8A、图10A和图12A分别图示了沿图3、图5、图7、图9和图11的线A-A’截取的截面图。图4B、图6B、图8B、图10B和图12B分别图示了沿图3、图5、图7、图9和图11的线B-B’截取的截面图。图6C、图8C、图10C和图12C分别图示了沿图5、图7、图9和图11的线C-C’截取的截面图。图12D、图12E和图12F分别图示了沿图11的线D-D’、E-E’和F-F’截取的截面图。图13图示了沿图9的线B-B’截取的截面图，其示出了根据示例性实施例的形成第一源极/漏极图案的方法。
参照图3、图4A和图4B，衬底100可以设置为包括第一区域RG1和第二区域RG2。衬底100的上部可以被图案化，以分别在第一区域RG1和第二区域RG2上形成第一有源图案AP1和第二有源图案AP2。例如，第一有源图案AP1和第二有源图案AP2的形成可以包括在衬底100上形成掩模图案，使用掩模图案作为蚀刻掩模各向异性地蚀刻衬底100，并且去除掩模图案。衬底100可以是化合物半导体衬底或包括硅、锗、硅锗等的半导体衬底。例如，衬底100可以是硅衬底。
器件隔离层ST可以设置在衬底100的上部上。例如，绝缘层(例如氧化硅层)可以形成在衬底100上，从而覆盖第一有源图案AP1和第二有源图案AP2。绝缘层然后可以凹进，直到暴露出第一有源图案AP1和第二有源图案AP2的上部。
参照图5和图6A至图6C，牺牲图案PP可以形成为横跨第一有源图案AP1和第二有源图案AP2。每个牺牲图案PP可以形成为具有沿第一方向D1延伸的线性或条形形状。例如，牺牲图案PP的形成可以包括在衬底100的整个表面上形成牺牲层，在牺牲层上形成硬掩模图案MA，并且使用硬掩模图案MA作为蚀刻掩模来图案化牺牲层。牺牲层可以包括多晶硅层。
一对栅极间隔物GS可以被分别形成在每个牺牲图案PP的相对的侧壁上。栅极间隔物GS的形成可以包括在衬底100的整个表面上共形地形成间隔层，以及各向异性地蚀刻间隔层。
栅极间隔物GS也可以形成在第一有源图案AP1和第二有源图案AP2中的每一个的相对的侧壁上。例如，间隔层也可以形成在第一有源图案AP1和第二有源图案AP2中的每一个的相对的侧壁上，并且甚至在各向异性蚀刻工艺之后也可以保留。
间隔层可以包括SiCN、SiCON和SiN中的一种或更多种。或者，间隔层可以是包括SiCN、SiCON和SiN中的两种或更多种的多层。
参照图7和图8A至图8C，可以形成第一掩模层MP1以覆盖第二区域RG2。第一掩模层MP1可以暴露第一区域RG1。
第一区域RG1上的第一有源图案AP1可以在其上部被部分蚀刻以形成第一凹部RS1。第一凹部RS1的形成可以包括执行蚀刻工艺，其中硬掩模图案MA和栅极间隔物GS用作蚀刻掩模以蚀刻第一有源图案AP1的上部。当执行蚀刻工艺时，可以从第一有源图案AP1的相对的侧壁去除栅极间隔物GS。当执行蚀刻工艺时，暴露的器件隔离层ST可以凹进。当执行蚀刻工艺时，第一掩模层MP1可以保护第二区域RG2不被蚀刻。
参照图9和图10A至图10C，可以形成第一源极/漏极图案SD1以填充第一凹部RS1。例如，第一源极/漏极图案SD1的形成可以包括执行选择性外延生长工艺，其中第一凹部RS1的内侧壁被用作晶种层。当形成第一源极/漏极图案SD1时，可以在一对第一源极/漏极图案SD1之间限定第一沟道区CH1。例如，选择性外延生长工艺可以包括化学气相沉积(CVD)或分子束外延(MBE)。
每个第一源极/漏极图案SD1可以包括晶格常数大于衬底100的第一半导体元素的晶格常数的第二半导体元素。例如，第一半导体元素可以是硅，第二半导体元素可以是锗。每个第一源极/漏极图案SD1可以形成为具有多个半导体层。每个第一源极/漏极图案SD1可以包括顺序形成的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。
第一半导体图案SP1可以通过第一选择性外延生长工艺形成，其中凹部RS1的内侧壁被用作晶种层。第一半导体图案SP1可以包含浓度低的第二半导体元素。第一半导体图案SP1可以原位掺杂有低浓度杂质。或者，在形成第一半导体图案SP1之后，可以将低浓度杂质掺杂到第一半导体图案SP1中。例如，第一半导体图案SP1可以包括掺杂硼的硅锗(SiGe)。第一半导体图案SP1可以包含约15at％至约25at％的锗(Ge)含量。
执行第一选择性外延生长工艺的压强可以大于执行后续第二选择性外延生长工艺的压强。例如，第一选择性外延生长工艺可以在约50托(Torr)至约250托的压强下执行。因此，第一半导体图案SP1可以共形地形成在第一凹部RS1的内侧壁上。
第二半导体图案SP2可以通过第二选择性外延生长工艺形成，其中第一半导体图案SP1用作晶种层。第二半导体图案SP2可以包含浓度大于包含在第一半导体图案SP1中的第二半导体元素的浓度的第二半导体元素。第二半导体图案SP2可以原位掺杂有高浓度杂质。或者，在形成第二半导体图案SP2之后，可以将高浓度杂质掺杂到第二半导体图案SP2中。例如，第二半导体图案SP2可以包括掺有硼的硅锗(SiGe)。第二半导体图案SP2可以包含约25at％至约75at％的锗(Ge)含量。
执行第二选择性外延生长工艺的压强可以小于执行第一选择性外延生长工艺的压强。例如，第二选择性外延生长工艺可以在约10托至约50托的压强下执行。
第三半导体图案SP3可以通过第三选择性外延生长工艺形成，其中第二半导体图案SP2用作晶种层。第三半导体图案SP3可以包括与衬底100的第一半导体元素相同的第一半导体元素。例如，第三半导体图案SP3可以包括单晶硅(Si)。上述第一选择性外延生长工艺至第三选择性外延生长工艺可以在同一腔室中被顺序执行。
参照图13，在一个实施例中，第三半导体图案SP3可以初始形成为完全覆盖第二半导体图案SP2。例如，第三半导体图案SP3可以覆盖第二半导体图案SP2的第一角边缘SE1和第二角边缘SE2。第一源极/漏极图案SD1可以仅包括第三面PFA3，即(111)面。第一源极/漏极图案SD1可以在第一方向D1上具有最大宽度W1’。
返回参考图10B，第三半导体图案SP3可以被部分蚀刻，以使得第一源极/漏极图案SD1另外具有第一面PFA1和第二面PFA2。第一面PFA1可以是(110)面，第二面PFA2可以是(100)面。
例如，第三半导体图案SP3的部分蚀刻可以通过这样的蚀刻工艺来实现：在该蚀刻工艺中，第一面PFA1或(110)面蚀刻得比第三面PFA3或(111)面快。例如，第三半导体图案SP3的部分蚀刻可以通过这样的蚀刻工艺来实现：在该蚀刻工艺中，第二面PFA2或(100)面比第三面PFA3或(111)面蚀刻得更快。在一个实施例中，当执行蚀刻工艺时，第一面PFA1的蚀刻速率可以等于或大于第三面PFA3的蚀刻速率的10倍。此外，当执行蚀刻工艺时，第二面PFA2的蚀刻速率可以等于或大于第三面PFA3的蚀刻速率的10倍。
第三半导体图案SP3的部分蚀刻可以继续直到暴露第二半导体图案SP2的第一角边缘SE1和第二角边缘SE2。第一半导体图案SP1和第二半导体图案SP2可以在蚀刻工艺期间基本不被蚀刻。蚀刻工艺之后第一源极/漏极图案SD1的最大宽度W1可以小于蚀刻工艺之前第一源极/漏极图案SD1的最大宽度W1’。
蚀刻工艺可以是干法蚀刻工艺或湿法蚀刻工艺。当选择干法蚀刻工艺时，干法蚀刻工艺可以使用包括HCl或Cl2或其组合的蚀刻气体。蚀刻气体可以另外包括锗烷GeH4。当选择湿法蚀刻工艺时，湿法蚀刻工艺可以使用这样的蚀刻剂：该蚀刻剂对硅的蚀刻速率等于或大于对氧化硅的蚀刻速率的10倍。
蚀刻工艺可以在顺序执行第一选择性外延生长工艺至第三选择性外延生长工艺的同一腔室中执行。或者，蚀刻工艺可以在与顺序执行第一选择性外延生长工艺至第三选择性外延生长工艺的腔室不同的腔室中执行。
参照图11和图12A至图12F，可以从第二区域RG2去除第一掩模层MP1。可以形成第二掩模层MP2以覆盖第一区域RG1。第二掩模层MP2可以暴露第二区域RG2。
第二区域RG2上的第二有源图案AP2可以在其上部被部分蚀刻以形成第二凹部RS2。当执行蚀刻工艺时，第二掩模层MP2可以保护第一区域RG1不被蚀刻。
可以形成第二源极/漏极图案SD2以填充第二凹部RS2。例如，第二源极/漏极图案SD2的形成可以包括执行选择性外延生长工艺，其中第二凹部RS2的内侧壁被用作晶种层。当第二源极/漏极图案SD2被形成时，可以在一对第二源极/漏极图案SD2之间限定第二沟道区CH2。每个第二源极/漏极图案SD2可以形成为具有单个半导体层。例如，第二源极/漏极图案SD2可以包括与衬底100的半导体元素相同的半导体元素硅。
第二源极/漏极图案SD2可以被部分蚀刻以另外具有第一面NFA1和第二面NFA2。因此，每个第二源极/漏极图案SD2可以包括第一面NFA1、第二面NFA2和第三面NFA3。
例如，第二源极/漏极图案SD2的部分蚀刻可以通过这样的蚀刻工艺来实现：在该蚀刻工艺中，第一面NFA1或(110)面比第三面NFA3或(111)面蚀刻得更快。第二源极/漏极图案SD2的部分蚀刻可以通过这样的蚀刻工艺来实现：在该蚀刻工艺中，第二面NFA2或(100)面比第三面NFA3或(111)面蚀刻得更快。第二源极/漏极图案SD2的部分蚀刻可以使用与上述第三半导体图案SP3的部分蚀刻基本相同的蚀刻工艺。
回到图1和图2A至图2F，第二掩模层MP2可以被从第一区域RG1去除。可以形成第一层间介电层110以覆盖第一源极/漏极图案SD1、第二源极/漏极图案SD2、硬掩模图案MA和栅极间隔物GS。例如，第一层间介电层110可以包括氧化硅层。
第一层间介电层110可以被平坦化，直到牺牲图案PP的顶表面被暴露为止。可执行回蚀或化学机械抛光(CMP)工艺以平坦化第一层间介电层110。硬掩模图案MA可以在平坦化过程中被全部去除。在平坦化过程中，可以去除栅极间隔物GS的上部。因此，第一层间介电层110可以具有与牺牲图案SP的顶表面和栅极间隔物GS的顶表面基本共面的顶表面。
牺牲图案PP可以用栅电极GE代替。栅电极GE的形成可以包括选择性地去除牺牲图案PP，并且栅极介电图案GI和栅电极可以被形成在每个牺牲图案PP被去除所产生的空白空间中。
栅极介电图案GI可以通过原子层沉积(ALD)工艺或化学氧化工艺共形地形成。例如，栅极介电图案GI可以包括高k介电材料。高k介电材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或更多种。
栅电极GE可以包括导电金属氮化物(例如氮化钛或氮化钽)和金属(例如钛、钽、钨、铜或铝)中的一种或更多种。
栅电极GE可以在其上部形成凹进。栅极覆盖图案GP可以形成在栅电极GE上。栅极覆盖图案GP可以形成为完全填充栅电极GE的凹进区域。栅极覆盖图案GP可以包括SiON、SiCN、SiCON和SiN中的一种或更多种。
图14A和图14B图示了分别沿着图1的线A-A’和B-B’截取的截面图，其示出了根据示例性实施例的制造半导体器件的方法。在随后的实施例中，将省略重复以上参考图1和图2A至图2F讨论的技术特征的详细描述，但将详细讨论其差异。
参照图1、图14A和图14B，第一源极/漏极图案SD1可以进一步包括第四半导体图案SP4。第四半导体图案SP4可以夹置于第一半导体图案SP1与第二半导体图案SP2之间。第四半导体图案SP4可以覆盖第一半导体图案SP1的内侧壁。当以沿着第二方向D2的截面观察时，第四半导体图案SP4可以具有U形顶表面。第二半导体图案SP2的体积可以比第一半导体图案SP1、第三半导体图案SP3和第四半导体图案SP4中的每一个的体积都大。
第四半导体图案SP4中包含的锗(Ge)的含量可以大于第一半导体图案SP1中包含的锗(Ge)的含量。例如，第四半导体图案SP4可以包含25at％至约50at％的锗(Ge)含量。第二半导体图案SP2中包含的锗(Ge)的含量可以大于第四半导体图案SP4中包含的锗(Ge)的含量。例如，第二半导体图案SP2可以包含51at％至约75at％的锗(Ge)含量。
图15A、图15B、图15C和图15D图示了分别沿着图1的线A-A’、C-C’、D-D’和F-F’截取的截面图，其示出了根据示例性实施例的半导体器件。在随后的实施例中，将省略重复以上参考图1和图2A至图2F讨论的技术特征的详细描述，但将详细讨论其差异。
参照图1、图2B、图2E和图15A至图15D，第一有源图案AP1的第一沟道区CH1可以包括在竖直方向上堆叠的多个第一沟道图案CP1。第二有源图案AP2的第二沟道区CH2可以包括在竖直方向上堆叠的多个第二沟道图案CP2。
第一沟道图案CP1可以沿垂直于衬底100的顶表面的第三方向D3彼此间隔开。第一沟道图案CP1可以在竖直方向上彼此交叠。第一源极/漏极图案SD1可以接触第一沟道图案CP1的侧壁。例如，第一沟道图案CP1可以将一对相邻的第一源极/漏极图案SD1彼此连接。示例性地图示了三个第一沟道图案CP1，但是第一沟道图案CP1的数量没有特别限制。第一沟道图案CP1可以具有彼此相同的厚度或者彼此不同的厚度。
第一沟道图案CP1可以包括基本相同的半导体材料。例如，第一沟道图案CP1可以包括硅、锗和硅锗中的一种或更多种。第二沟道图案CP2的详细描述可以与第一沟道图案CP1的描述基本相同或相似。
第一有源图案AP1上的栅电极GE可以围绕每个第一沟道图案CP1(参见图15B)。例如，第一有源图案AP1上的栅电极GE可以围绕每个第一沟道图案CP1的顶表面和底表面以及相对的侧壁。根据一些实施例的晶体管可以是环绕栅极型场效应晶体管(gate-all-aroundtype field effect transistor)。栅极介电图案GI可以夹置于栅电极GE与第一沟道图案CP1之间。
第二有源图案AP2上的栅电极GE可以围绕每个第二沟道图案CP2(见图15D)。例如，第二有源图案AP2上的栅电极GE可以围绕每个第二沟道图案CP2的顶表面和底表面以及相对的侧壁。栅极介电图案GI可以夹置于栅电极GE与第二沟道图案CP2之间。
绝缘图案IP可以夹置于第一源极/漏极图案SD1与栅电极GE之间。绝缘图案IP也可以夹置于第二源极/漏极图案SD2与栅电极GE之间。绝缘图案IP还可以夹置于在竖直方向上彼此分离的第一沟道图案CP1之间和夹置于在竖直方向上彼此分离的第二沟道图案CP2之间。绝缘图案IP可以将栅电极GE与第一源极/漏极图案SD1和第二源极/漏极图案SD2电绝缘。例如，绝缘图案IP可以包括氮化硅层。
根据本实施例的第一源极/漏极图案SD1和第二源极/漏极图案SD2的详细形状和描述可以与上面参考图1和图2A至图2F讨论的基本相同或相似。
应当注意，被描述为彼此接触的物件是直接连接的(例如，触碰的)。此外，尽管术语第一、第二和第三等可以在本文中用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。除非上下文另有说明，否则这些术语仅用于区分一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分，例如作为命名惯例。因此，在不脱离本发明的教导的情况下，在说明书的一部分中讨论的第一元件、组件、区域、层或部分可以被称为说明书的另一部分或权利要求中的第二元件、组件、区域、层或部分。此外，在某些情况下，即使没有使用“第一”、“第二”等来描述术语，但是在说明书中，为了区分不同的所要求保护的要素，它在权利要求中仍然可以被称为“第一”或“第二”。
图16图示了示出根据示例性实施例的SRAM单元的等效电路图。
参照图16，根据一些实施例的SRAM单元可以包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。第一上拉晶体管TU1和第二上拉晶体管TU2可以是PMOS晶体管。第一下拉晶体管TD1和第二下拉晶体管TD2以及第一存取晶体管TA1和第二存取晶体管TA2可以是NMOS晶体管。
第一节点N1可以连接到第一上拉晶体管TU1的第一源极/漏极和第一下拉晶体管TD1的第一源极/漏极。电源线VDD可以连接到第一上拉晶体管TU1的第二源极/漏极，接地线VSS可以连接到第一下拉晶体管TD1的第二源极/漏极。第一上拉晶体管TU1的栅极可以电连接到第一下拉晶体管TD1栅极。第一上拉晶体管TU1和第一下拉晶体管TD1可以构成第一反相器。第一反相器可以具有与第一上拉晶体管TU1和第一下拉晶体管TD1的连接的栅极相对应的输入端子，并且具有与第一节点N1相对应的输出端子。
第二节点N2可以连接到第二上拉晶体管TU2的第一源极/漏极和第二下拉晶体管TD2的第一源极/漏极。电源线VDD可以连接到第二上拉晶体管TU2的第二源极/漏极，接地线VSS可以连接到第二下拉晶体管TD2的第二源极/漏极。第二上拉晶体管TU2和第二下拉晶体管TD2可以使它们的栅极彼此电连接。因此，第二上拉晶体管TU2和第二下拉晶体管TD2可以构成第二反相器。第二反相器可以具有与第二上拉晶体管TU2和第二下拉晶体管TD2的连接的栅极相对应的输入端子，并且具有与第二节点N2相对应的输出端子。
第一反相器和第二反相器可以彼此连接以构成锁存结构。在该配置中，第一上拉晶体管TU1和第一下拉晶体管TD1的栅极可以电连接到第二节点N2，第二上拉晶体管TU2和第二下拉晶体管TD2的栅极可以电连接到第一节点N1。第一存取晶体管TA1的第一源极/漏极可以连接到第一节点N1，并且其第二源极/漏极连接到第一位线BL1。第二存取晶体管TA2的第一源极/漏极可以连接到第二节点N2，并且其第二源极/漏极连接到第二位线BL2。第一存取晶体管TA1和第二存取晶体管TA2两者的栅极可以电连接到字线WL。上述配置可以实现根据本发明构思的示例性实施例的SRAM单元。SRAM单元中包括的各种NMOS晶体管和PMOS晶体管可以包括图1、图2A-2F、图14A-14B或图15A-15D中描述的晶体管结构。
图17图示了示出根据图16的电路图的SRAM单元的俯视图，其示出了根据示例性实施例的半导体器件。图18A至图18C分别图示了沿图17的线A-A’、B-B’和C-C’截取的截面图。在随后的实施例中，将省略重复以上参考图1和图2A至图2F讨论的技术特征的详细描述，但将详细讨论其差异。
参照图16、图17和图18A至图18C，可以在衬底100上设置至少一个SRAM单元。可以在衬底100上设置器件隔离层ST。器件隔离层ST可以限定第一有源图案AP1和第二有源图案AP2。
第一沟道区CH1和第一源极/漏极图案SD1可以设置在每个第一有源图案AP1的上部上。第二沟道区CH2和第二源极/漏极图案SD2可以设置在每个第二有源图案AP2的上部。第一源极/漏极图案SD1可以是p型杂质区。第二源极/漏极图案SD2可以是n型杂质区。
第一栅电极GE1至第四栅电极GE4可以设置为沿第一方向D1延伸，同时横跨第一有源图案AP1和第二有源图案AP2。第二栅电极GE2和第四栅电极GE4可以沿第一方向D1直线对齐。绝缘层IL可以夹置于第二栅电极GE2与第四栅电极GE4之间，该构造可以将第二栅电极GE2和第四栅电极GE4彼此分离。第一栅电极GE2和第三栅电极GE3可以沿第一方向D1直线对齐。绝缘层IL可以夹置于第一栅电极GE1与第三栅电极GE3之间，该构造可以将第一栅电极GE1和第三栅电极GE3彼此分离。
有源接触AC1至AC8可以设置在第一栅电极GE1至第四栅电极GE4的相对侧上。第一有源接触AC1至第八有源接触AC8可以穿透第一层间介电层110的上部，以与第一源极/漏极图案SD1和第二源极/漏极图案SD2接触。第一有源接触AC1至第八有源接触AC8的顶表面可以与第一层间介电层110的顶表面基本共面。第一有源接触AC1至第八有源接触AC8可以包括导电金属氮化物(例如氮化钛或氮化钽)和金属(例如钛、钽、钨、铜或铝)中的一种或更多种。
第一栅极接触GC1可以设置在第三栅电极GE3上，第二栅极接触GG2可以设置在第二栅电极GE2上。第一栅极接触GC1和第二栅极接触GC2可以穿透第一层间介电层110的上部、栅极间隔物GS和栅极覆盖图案GP，从而分别耦合到第三栅电极GE3和第二栅电极GE2。第一栅极接触GC1和第二栅极接触GC2的顶表面可以与第一层间介电层110的顶表面基本共面。第一栅极接触GC1和第二栅极接触GC2的底表面可以高于第一有源接触AC1至第八有源接触AC8的底表面。第一栅极接触GC1和第二栅极接触GC2可以包括导电金属氮化物(例如氮化钛或氮化钽)和金属(例如钛、钽、钨、铜或铝)中的一种或更多种。第一栅极接触GC1和第二栅极接触GC2可以包括与第一有源接触AC1至第八有源接触AC8相同的材料。例如，第一栅极接触GC1和第二有源接触AC2可以整体组合以构成单个导电结构。第二栅极接触GC2和第五有源接触AC5可以整体组合以构成单个导电结构。
存储单元晶体管可以由第一有源图案AP1和第二有源图案AP2以及第一栅电极GE1至第四栅电极GE4构成或形成。图17所示的存储单元晶体管可以包括参考图16讨论的第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。
返回参考图18B，第一下拉晶体管TD1的第二源极/漏极图案SD2可以在第一方向D1上与第一上拉晶体管TU1的第一源极/漏极图案SD1间隔开。第一上拉晶体管TU1的第一源极/漏极图案SD1可以在第一方向D1上与第二上拉晶体管TU2的第一源极/漏极图案SD1间隔开。第二上拉晶体管TU2的第一源极/漏极图案SD1可以在第一方向D1上与第二下拉晶体管TD2的第二源极/漏极图案SD2间隔开。例如，相邻的源极/漏极图案SD1和SD2可能彼此不接触。
第一上拉晶体管TU1的第一源极/漏极图案SD1和第二上拉晶体管TU2的第一源极/漏极图案SD1都可以具有面向其相邻的源极/漏极图案SD1和SD2中的一个的第一面PFA1。第一下拉晶体管TD1的第二源极/漏极图案SD2和第二下拉晶体管TD2的第二源极/漏极图案SD2都可以具有面向其相邻的源极/漏极图案SD1和SD2中一个的第一面NFA1。每个第一源极/漏极图案SD1的第一面PFA1可以垂直于衬底100的顶表面。每个第二源极/漏极图案SD2的第一面NFA1可以垂直于衬底100的顶表面。
在一些实施例中，如上参考图10B和图13所述，第三半导体图案SP3可以被部分蚀刻以减小第一源极/漏极图案SD1的最大宽度。如以上参考图12E所讨论的，第二源极/漏极图案SD2可以被部分蚀刻以具有减小的最大宽度。根据一些实施例的半导体器件可以具有足以将相邻源极/漏极图案SD1和SD2彼此分离的余量(margin)。根据一些实施例的半导体器件不会包括由相邻源极/漏极图案SD1和SD2之间的直接接触产生的桥。
根据某些实施例，由于半导体器件具有足以将相邻源极/漏极图案彼此分离的余量，所以半导体器件可以具有增强的电特性和提高的集成度。
尽管已经参考附图讨论了示例性实施例，但是应当理解，在不脱离本发明构思的精神和范围的情况下，可以在形式和细节上进行各种改变。因此，应当理解，上述实施例仅仅是说明性的，但在所有方面都不是限制性的。

Claims (18)

1. 一种半导体器件，包括：
衬底，所述衬底包括从所述衬底的顶表面竖直地突出的第一有源图案；以及
第一源极/漏极图案，所述第一源极/漏极图案填充形成在所述第一有源图案的上部上的第一凹部，
其中，所述第一源极/漏极图案包括：
第一半导体图案；以及
位于所述第一半导体图案上的第二半导体图案，
其中，所述第一半导体图案具有第一面、第二面和在所述第一面和所述第二面彼此会合处限定的第一角边缘，
其中，所述第二半导体图案覆盖所述第一半导体图案的所述第一面和所述第二面并暴露所述第一角边缘，并且
其中，所述第一角边缘沿远离所述第一源极/漏极图案的中心的方向水平地突出。
2.根据权利要求1所述的器件，其中
所述衬底包含第一半导体元素，
所述第一源极/漏极图案包含与所述第一半导体元素不同的第二半导体元素，并且
所述第二半导体元素被包括在所述第一源极/漏极图案的所述第一半导体图案和所述第二半导体图案中，并且在所述第一半导体图案中的含量大于在所述第二半导体图案中的含量。
3.根据权利要求2所述的器件，其中，所述第一源极/漏极图案还包括位于所述第一半导体图案与所述第一凹部之间的第三半导体图案，
其中，所述第三半导体图案包括所述第二半导体元素，并且所述第一半导体图案中所包括的所述第二半导体元素的含量大于所述第三半导体图案中所包括的所述第二半导体元素的含量。
4.根据权利要求1所述的器件，其中，所述第一半导体图案的所述第一面和所述第二面都是（111）面。
5. 根据权利要求1所述的器件，其中，所述第一源极/漏极图案具有第三面、第四面和第五面，
其中，所述第一源极/漏极图案的所述第五面将所述第一源极/漏极图案的所述第三面和所述第四面相互地连接，并且
其中，所述第一源极/漏极图案的所述第三面至第五面是彼此不同的晶面。
6.根据权利要求5所述的器件，其中
所述第一源极/漏极图案的所述第三面是（110）面，
所述第一源极/漏极图案的所述第四面是（100）面，并且
所述第一源极/漏极图案的所述第五面是（111）面。
7. 根据权利要求1所述的器件，还包括：
第二有源图案，所述第二有源图案从所述衬底的顶表面竖直地突出；以及
第二源极/漏极图案，所述第二源极/漏极图案填充形成在所述第二有源图案的上部上的第二凹部，
其中，所述第二源极/漏极图案具有第一面、第二面和第三面，
其中，所述第二源极/漏极图案的所述第三面将所述第二源极/漏极图案的所述第一面和所述第二面相互地连接，
其中，所述第二源极/漏极图案的所述第一面至所述第三面是彼此不同的晶面，并且
其中，所述第一源极/漏极图案和第二源极/漏极图案具有彼此不同的导电类型。
8.根据权利要求7所述的器件，其中，所述第二源极/漏极图案由单个半导体层组成。
9. 一种半导体器件，包括：
衬底，所述衬底包括从所述衬底的顶表面竖直地突出的第一有源图案；以及
第一源极/漏极图案，所述第一源极/漏极图案填充形成在所述第一有源图案的上部上的第一凹部，
其中，所述第一源极/漏极图案具有垂直于所述衬底的顶表面的第一面，
其中，所述第一源极/漏极图案包括第一半导体图案和位于所述第一半导体图案上的第二半导体图案，
其中，所述第一半导体图案包括沿远离所述第一源极/漏极图案的中心的方向水平地突出并位于所述第二半导体图案的两个部分之间的第一角边缘，并且
其中，所述第一半导体图案的第一角边缘位于所述第一源极/漏极图案的第一面处。
10.根据权利要求9所述的器件，其中，所述第一半导体图案还包括限定所述第一角边缘的第二面和第三面，
其中所述第二半导体图案覆盖所述第一半导体图案的所述第二面和所述第三面，并暴露所述第一半导体图案的所述第一角边缘。
11.根据权利要求9所述的器件，其中
所述衬底包含第一半导体元素，
所述第一源极/漏极图案的至少所述第一半导体图案包含与所述第一半导体元素不同的第二半导体元素，并且
所述第一半导体图案中包含的所述第二半导体元素的含量大于所述第二半导体图案中包含的所述第二半导体元素的含量。
12.根据权利要求9所述的器件，其中
所述第一源极/漏极图案还具有第二面和第三面，
所述第一源极/漏极图案的所述第二面平行于所述衬底的顶表面，并且
所述第一源极/漏极图案的所述第三面将所述第一源极/漏极图案的所述第一面和所述第二面相互地连接。
13. 根据权利要求9所述的器件，还包括：
第二有源图案，所述第二有源图案从所述衬底的顶表面竖直地突出；以及
第二源极/漏极图案，所述第二源极/漏极图案填充形成在所述第二有源图案的上部上的第二凹部，
其中，所述第二源极/漏极图案具有垂直于所述衬底的顶表面的第一面，并且
其中，所述第一源极/漏极图案和所述第二源极/漏极图案具有彼此不同的导电类型。
14. 一种半导体器件，包括：
衬底，所述衬底包括从所述衬底的顶表面竖直地突出的鳍；以及
源极/漏极图案，所述源极/漏极图案填充形成在所述鳍的上部上的凹部，
其中，所述源极/漏极图案包括：
第一半导体图案；以及
位于所述第一半导体图案上的第二半导体图案，
其中，所述第一半导体图案具有第一面、第二面和在所述第一面和所述第二面彼此会合处限定的第一角边缘，
其中，所述第二半导体图案覆盖所述第一半导体图案的所述第一面和所述第二面，
其中，所述第一角边缘沿远离所述源极/漏极图案的中心的第一方向水平地突出，并且
其中，所述源极/漏极图案在所述第一角边缘的水平高度上具有沿所述第一方向的最大宽度，并且
其中，所述源极/漏极图案的所述最大宽度与所述第一半导体图案沿所述第一方向的最大宽度相同。
15.根据权利要求14所述的器件，其中，所述第一角边缘与覆盖所述第一半导体图案的所述第一面和所述第二面的所述第二半导体图案组合，形成所述源极/漏极图案的第三面，所述源极/漏极图案的所述第三面垂直于所述衬底的所述顶表面。
16.根据权利要求14所述的器件，其中：
所述第一半导体图案具有第三面和在所述第二面和所述第三面彼此会合处限定的第二角边缘，
所述第二半导体图案覆盖所述第一半导体图案的所述第三面并暴露所述第二角边缘，并且
所述第二角边缘沿远离所述源极/漏极图案的中心的第二方向竖直地突出。
17.根据权利要求14所述的器件，其中
所述衬底包含第一半导体元素，
所述源极/漏极图案包含与所述第一半导体元素不同的第二半导体元素，并且
所述第二半导体元素被包括在所述源极/漏极图案的所述第一半导体图案和所述第二半导体图案中，并且在所述第一半导体图案中的含量大于在所述第二半导体图案中的含量。
18.根据权利要求17所述的器件，其中，所述源极/漏极图案还包括位于所述第一半导体图案与所述凹部之间的第三半导体图案，
其中，所述第三半导体图案包括所述第二半导体元素，并且所述第一半导体图案中所包括的所述第二半导体元素的含量大于所述第三半导体图案中所包括的所述第二半导体元素的含量。
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