CN109904079A - 封装基板制造工艺、封装基板以及芯片封装结构 - Google Patents

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Abstract

本发明公开了封装基板制造工艺、封装基板以及芯片封装结构，其中，封装基板制造工艺通过将第一导电片、绝缘件以及第二导电片进行层叠压合形成母材，绝缘件上设置有用于容纳凸台的收容腔，通过对第一导电片、绝缘件和第二导电片进行加工形成第一引线、第二引线；分别与第一引线两端连接的导电凸块、第一接线凸起；以及分别与第二引线两端连接的第二接线凸起、第三接线凸起，并通过去除凸台以露出收容腔。这样，可以一次性成型具有封装线路和供芯片嵌入封装的收容腔的封装基板，工艺简单，成本低，可实大批量制作，生产效率高，而且采用该封装基板制造工艺制成的封装基板，芯片可以嵌入封装，使得产品整体厚度较为较薄，能够满足市场需求。

Description

封装基板制造工艺、封装基板以及芯片封装结构
技术领域
本发明涉及芯片封装领域，尤其涉及一种封装基板制造工艺、一种封装基板以及一种采用该封装基板的芯片封装结构。
背景技术
现有集成电路封装基板均为平面结构，芯片封装时，芯片是直接贴附在封装基板的表面，随着产品往精细化和轻薄化发展，现有芯片的封装结构使得产品整体较厚，不能满足市场的需求。同时，当封装的芯片为光电芯片时，不同芯片之间的光电存在影响，且该安装方式容易导致光电芯片的光发生散射，不利于光能量的汇聚。
发明内容
为了克服现有技术的不足，本发明的目的之一公开一种封装基板制造工艺，用以解决现有的现有晶圆的封装结构使得产品整体较厚，不能满足市场需求的问题。本发明的目的之二公开一种封装基板。本发明的目的之三公开一种芯片封装结构，该芯片封装结构采用上述的封装基板。
本发明的目的之一采用如下技术方案实现：
一种封装基板制造工艺，用于制造供芯片封装的封装基板，所述封装基板制造工艺包括：
将一侧具有导电凸起的第一导电片和一侧具有收容腔的绝缘件以所述导电凸起与所述收容腔相对的方式进行层叠压合，并使所述导电凸起收容于所述收容腔中，将所述第二导电片层叠压合于所述绝缘件之远离所述第一导电片的一侧，制得母材；
在所述母材上之对应所述收容腔的位置制作第一穿孔，所述第一穿孔依次贯穿所述第二导电片和所述绝缘件，在所述第一穿孔中填充导电材料以形成用于连接所述导电凸起和所述第二导电片的第一引线，在所述母材上之对应所述收容腔的边缘制作第二穿孔，所述第二穿孔依次贯穿所述第二导电片和所述绝缘件，在所述第二穿孔中填充导电材料以形成用于连接所述第一导电片与所述第二导电片的第二引线；
对所述第二导电片进行加工以制作出环绕于所述第一引线一端外周的第一接线凸起和环绕所述第二引线一端外周的第二接线凸起，对所述第一导电片位于所述收容腔旁侧的部分进行加工以形成与所述第二引线另一端连接的第三接线凸起，对所述导电凸起进行加工以形成两个间隔设置于所述收容腔底部两侧的导电凸块，制得封装基板半成品，其中，所述导电凸块与所述第一引线之远离所述第一接线凸起的一端连接；
对所述封装基板半成品进行切割，制得封装基板。
作为一种改进方式，所述第一导电片由以下工序制作成型：
提供导电基片，在所述导电基片的侧面贴设第一感光膜，对应芯片封装的位置对所述第一感光膜进行曝光显影以形成第一电镀避让孔，透过所述第一电镀避让孔在所述导电基片上电镀第一铜层；
电镀第一铜层之后，在所述第一感光膜之远离所述第二导电片的一侧覆盖第二感光膜，对应所述第一铜层的位置对所述第二感光膜进行曝光显影以形成两个间隔设置的第二电镀避让孔，透过所述第二电镀避让孔在所述第一铜层上电镀镍层，电镀所述镍层之后，在所述镍层之远离所述第一铜层的一侧电镀第二铜层，电镀第二铜层之后除去所述第一感光膜和所述第二感光膜，制得所述第一导电片；
其中，所述第一铜层、所述镍层以及所述第二铜层形成所述导电凸起。
作为一种改进方式，在电镀所述第一铜层之后和覆盖所述第二感光膜之前对所述第一铜层进行研磨以使所述第一铜层之远离所述导电基片一侧的表面与所述第一感光膜之远离所述导电基片一侧的表面平齐。
作为一种改进方式，所述第三接线凸起和所述导电凸块的制作方式为：在所述第一导电片之远离所述绝缘件的一侧覆盖第三感光膜，根据所述第三接线凸起的预设位置对所述第三感光膜进行曝光形成第一干膜，除去所述第三感光膜未曝光的部分以使第一导电片具有露出的外露部分，对所述外露部分进行蚀刻，完成蚀刻之后除去所述第一干膜和所述镍层，制得所述第三接线凸起和所述导电凸块；且/或，
所述第一接线凸起和所述第二接线凸起的制作方式为：在所述第二导电片之远离所述第一导电片的一侧覆盖第四感光膜，根据所述第一接线凸起的预设位置和所述第二接线凸起的预设位置对所述第四感光膜进行曝光形成第二干膜，除去所述第二感光膜未曝光的部分以使第二导电片具有露出的外露部分，对所述外露部分进行蚀刻后除去所述第二干膜以形成所述第一接线凸起和所述第二接线凸起。
作为一种改进方式，所述镍层的厚度为2-6um；且/或，
所述铜层的厚度为10-30um；且/或，
所述第二导电片的厚度为12-35um。
作为一种改进方式，所述第一导电片和所述绝缘件的层叠压合方式为：将所述第一导电片和具有通孔的第一绝缘片以所述导电凸起与所述通孔相对的方式进行层叠压合，并使所述导电凸起收容于所述通孔中；将第二绝缘片层叠压合于所述第一绝缘片之远离所述第一导电片的一侧；
其中，所述第一绝缘片和所述第二绝缘片构成所述绝缘件，所述通孔和所述第二绝缘片围合形成所述收容腔。
作为一种改进方式，所述第一绝缘片的厚度等于所述导电凸起的厚度；且/或，
所述第一绝缘片为半固化聚丙烯片或半固化环氧树脂片或半固化BT树脂片；且/或，
所述第二绝缘片为半固化聚丙烯片或半固化环氧树脂片或半固化BT树脂片。
作为一种改进方式，所述第一导电片为铜片；且/或，
所述第二导电片为铜片。
本发明的目的之二采用如下技术方案实现：
一种封装基板，用于供芯片封装，所述封装基板包括绝缘基板和设置于所述绝缘基板上的导电电路，所述绝缘基板具有第一表面和与所述第一表面相背设置的第二表面，所述绝缘基板从所述第一表面朝向所述第二表面凹设有由于供芯片封装的收容腔，所述导电电路包括导电凸块、第一接线凸起、第二接线凸起、第三接线凸起、第一引线以及第二引线，所述收容腔的腔底面往所述第二表面方向凹设两个间隔设置的凹槽，每个所述凹槽中嵌设一个所述导电凸块，所述第一接线凸起和所述第二接线凸起设置于所述第二表面，且所述第一接线凸起与所述收容腔呈上下正对位设置，所述第二接线凸起设置于所述收容槽的旁侧，所述第三接线凸起设置于所述第一表面且位于所述收容腔的旁侧，所述第一引线的一端与所述第一接线凸起连接，另一端穿过所述绝缘基板并与所述导电凸块连接，所述第二引线的一端与所述第二接线凸起连接，另一端穿过所述绝缘基板并与所述第三接线凸起连接。
本发明的目的之三采用如下技术方案实现：
一种芯片封装结构，所述芯片封装结构包括芯片、导线以及上述的封装基板，所述芯片设置于所述安装槽中，所述导线的两端分别连通所述芯片和所述导电凸块；或者，
所述芯片封装结构包括第一芯片、第二芯片、第一导线、第二导线以及上述的封装基板，所述第一芯片设置于所述安装槽中，所述第一导电的两端分别连通所述第一芯片和所述导电凸块，所述第二芯片层叠设置于所述第一芯片上，所述第二导线的两端分别连通所述第二芯片和所述第三接线凸起；或者，
所述芯片封装结构包括第一芯片、第二芯片、第一导线、第二导线以及上述的封装基板，所述第一芯片设置于所述安装槽中，所述第一导电的两端分别连通所述第一芯片和所述导电凸块，所述第二芯片搭接在所述第一表面且与所述第一芯片呈上下正对位设置，所述第二导线的两端分别连通所述第二芯片和所述第三接线凸起。
相比现有技术，本发明的有益效果在于：
本发明提供的封装基板制造工艺通过将第一导电片、绝缘件以及第二导电片进行层叠压合形成母材，第一导电片上设置有凸台，绝缘件上设置有用于容纳凸台的收容腔，通过对第一导电片、绝缘件和第二导电片进行加工形成第一引线、第二引线；分别与第一引线两端连接的导电凸块、第一接线凸起；以及分别与第二引线两端连接的第二接线凸起、第三接线凸起，并通过去除凸台以露出收容腔。这样，通过该封装基板制造工艺可以一次性成型具有封装线路和供芯片嵌入封装的收容腔的封装基板，工艺简单，成本低，可实大批量制作，生产效率高，而且采用该封装基板制造工艺制成的封装基板，芯片可以嵌入封装，使得产品整体厚度较为较薄，能够满足市场需求。此外，当封装的芯片为光电芯片时，通过芯片的嵌入封装，可以减小不同芯片之间的光电影响，同时可以起到汇聚光能量的作用。
附图说明
图1为本发明实施例公开的封装基板制造工艺的流程示意图；
图2为本发明实施例公开的封装基板半成品制造过程的结构变化示意图；
图3为本发明实施例公开的第一导电片制造的流程示意图；
图4为第一铜层研磨过程的结构变化示意图；
图5为本发明实施例公开第一导电片和绝缘件的层叠压合方式示意图；
图6为本发明实施例公开的第一接线凸起、第二接线凸起以及第三接线凸起制造的流程示意图；
图7为本发明实施例公开的封装基板的结构示意图；
图8为本发明实施例公开的芯片封装结构的结构示意图；
图9为本发明实施例公开的芯片封装结构一种变形设计方式的结构示意图；
图10为本发明实施例公开的芯片封装结构另一种变形设计方式的结构示意图；
具体实施方式
下面，结合附图以及具体实施方式，对本发明做进一步描述，需要说明的是，在不相冲突的前提下，以下描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例。
请参阅图1-2，本发明实施例公开的一种封装基板制造工艺S100，用于制造供芯片封装的封装基板，所述封装基板制造工艺S100包括：
步骤S10，将一侧具有导电凸起11的第一导电片10和一侧具有收容腔21的绝缘件20以导电凸起11与收容腔21相对的方式进行层叠压合，并使导电凸起11收容于收容腔21中，将第二导电片30层叠压合于绝缘件20之远离第一导电片10的一侧，制得母材100；
步骤S20，在母材100上之对应收容腔21的位置制作第一穿孔101，第一穿孔101依次贯穿第二导电片30和绝缘件20，在第一穿孔101中填充导电材料以形成用于连接导电凸起11和第二导电片30的第一引线102，在母材100上之对应收容腔21的边缘制作第二穿孔103，第二穿孔103依次贯穿第二导电片30和绝缘件20，在第二穿孔103中填充导电材料以形成用于连接第一导电片10与第二导电片30的第二引线104；
步骤S30，对第二导电片30进行加工以制作出环绕于第一引线102一端外周的第一接线凸起31和环绕第二引线104一端外周的第二接线凸起32，对第一导电片10位于收容腔21旁侧的部分进行加工以形成与第二引线104另一端连接的第三接线凸起12，对导电凸起11进行加工以形成两个间隔设置于收容腔21底部两侧的导电凸块13，制得封装基板半成品200，其中，导电凸块13与第一引线102之远离第一接线凸起31的一端连接；
步骤S40，对封装基板半成品200进行切割，制得封装基板300。
本发明实施例提供的封装基板制造工艺S100通过将第一导电片10、绝缘件20以及第二导电片30进行层叠压合形成母材100，第一导电片10上设置有凸台11，绝缘件20上设置有用于容纳凸台11的收容腔21，通过对第一导电片10、绝缘件20和第二导电片30进行加工形成第一引线102、第二引线104；分别与第一引线102两端连接的导电凸块13、第一接线凸起31；以及分别与第二引线104两端连接的第二接线凸起31、第三接线凸起12，并通过去除凸台11以露出收容腔21。这样，通过该封装基板制造工艺S100可以一次性成型具有封装线路和供芯片嵌入封装的收容腔的封装基板，工艺简单，成本低，可实大批量制作，生产效率高，而且采用该封装基板制造工艺S100制成的封装基板，芯片可以嵌入封装，使得产品整体厚度较为较薄，能够满足市场需求。此外，当封装的芯片为光电芯片时，通过芯片的嵌入封装，可以减小不同芯片之间的光电影响，同时可以起到汇聚光能量的作用。
优选地，封装基板半成品200可切割形成至少两个封装基板300，这样，采用本发明实施例提供的封装基板制造工艺S100，可通过一个母材一次性同时制造出多个封装基板300，利于封装基板300的大批量生产制造，提高封装基板300的生产效率。
优选地，第一导电片10为铜片。可以理解地，第一导电片10不局限于为采用铜片，例如采用其他的导电金属，例如金、银、铝或者采用导电硅橡胶、纳米银也是可以的。
优选地，第二导电片30为铜片。可以理解地，第一导电片10不局限于为采用铜片，例如采用其他的导电金属，例如金、银、铝或者采用导电硅橡胶、纳米银也是可以的。
优选地，第二导电片30的厚度为12-35um。
作为本实施例的一种改进方式，第一穿孔101采用激光钻孔加工形成。
作为本实施例的一种改进方式，第二穿孔103采用机械钻孔加工形成。
请参阅图3，作为本实施例的一种改进方式，第一导电片10由以下工序制作成型：
提供导电基片40，在导电基片40的侧面贴设第一感光膜50，对应芯片封装的位置对第一感光膜50进行曝光显影以形成第一电镀避让孔51，透过第一电镀避让孔51在导电基片40上电镀第一铜层41；
电镀第一铜层41之后，在第一感光膜50之远离第二导电片30的一侧覆盖第二感光膜60，对应第一铜层41的位置对第二感光膜50进行曝光显影以形成两个间隔设置的第二电镀避让孔61，透过第二电镀避让孔61在第一铜层41上电镀镍层42，电镀镍层42之后，在镍层42之远离第一铜层41的一侧电镀第二铜层43，电镀第二铜层43之后除去第一感光膜50和第二感光膜60，制得第一导电片10；其中，第一铜层41、镍层42以及第二铜层43形成导电凸起11。
其中，电镀镍层42的目的在于：后面工序中，需要对第一导电片10进行碱性蚀刻，镍层42可以在碱性蚀刻的过程中对第二铜层43形成保护，防止第二铜层43也被蚀刻掉。
优选地，镍层的厚度为2-6um。
优选地，铜层的厚度为10-30um。
优选地，第二导电片的厚度为12-35um。
请参阅图4，作为本实施例的一种改进方式，在电镀第一铜层41之后和覆盖第二感光膜60之前对第一铜层41’进行研磨以使第一铜层41’之远离导电基片40一侧的表面与第一感光膜50之远离导电基片40一侧的表面平齐。该设计方式通过将第一铜层41’的磨平，便于后续的镀镍工序的进行。
请参阅图5，作为本实施例的一种改进方式，第一导电片10和绝缘件20的层叠压合方式为：将第一导电片10和具有通孔221的第一绝缘片22以导电凸起11与通孔221相对的方式进行层叠压合，并使导电凸起11收容于通孔221中；将第二绝缘片23层叠压合于第一绝缘片22之远离第一导电片10的一侧；
其中，第一绝缘片22和第二绝缘片23构成绝缘件20，通孔221和第二绝缘片23围合形成收容腔21。
优选地，第一绝缘片22的厚度等于导电凸起11的厚度。该设计方式，可以使得第一绝缘片22和第二绝缘片23紧密贴合，提高产品精度和良品率。
优选地，第一绝缘片22为半固化聚丙烯片或半固化环氧树脂片或半固化BT树脂片。其中，BT树脂指的是以双马来酰亚胺(BMI)和三嗪为主树脂成分，加入环氧树脂、聚苯醚树脂(PPE)或烯丙基化合物作为改性组分所形成的热固性树脂。
优选地，第二绝缘片23为半固化聚丙烯片或半固化环氧树脂片或半固化BT树脂片。
请参阅图6，作为本实施例的一种改进方式，第三接线凸起12和导电凸块13的制作方式为：在第一导电片10之远离绝缘件20的一侧覆盖第三感光膜70，根据第三接线凸起12的预设位置对第三感光膜70进行曝光形成第一干膜71，除去第三感光膜70未曝光的部分72以使第一导电片10具有露出的外露部分，对外露部分进行蚀刻，完成蚀刻之后除去第一干膜71和镍层42，制得第三接线凸起12和导电凸块13。也即，第二铜层43为所述导电凸块13。
作为本实施例的一种改进方式，第一接线凸起31和第二接线凸起32的制作方式为：在第二导电片30之远离第一导电片10的一侧覆盖第四感光膜80，根据第一接线凸起31的预设位置和第二接线凸起32的预设位置对第四感光膜80进行曝光形成第二干膜81，除去第二感光膜80未曝光的部分82以使第二导电片30具有露出的外露部分，对外露部分进行蚀刻后除去第二干膜81以形成第一接线凸起31和第二接线凸起32。
请参阅图7，本发明实施例公开的一种封装基板400，用于供芯片封装，封装基板400包括绝缘基板401和设置于绝缘基板401上的导电电路，绝缘基板401具有第一表面4011和与第一表面4011相背设置的第二表面4012，绝缘基板401从第一表面4011朝向第二表面4012凹设有由于供芯片封装的收容腔4013，导电电路包括导电凸块4021、第一接线凸起4022、第二接线凸起4023、第三接线凸起4024、第一引线4025以及第二引线4026，收容腔4013的腔底面往第二表面4012方向凹设两个间隔设置的凹槽4014，每个凹槽4014中嵌设一个导电凸块4021，第一接线凸起4022和第二接线凸起4023设置于第二表面4012，且第一接线凸起4022与收容腔4013呈上下正对位设置，第二接线凸起4023设置于收容槽4013的旁侧，第三接线凸起4024设置于第一表面4011且位于收容腔4013的旁侧，第一引线4025的一端与第一接线凸起4022连接，另一端穿过绝缘基板401并与导电凸块4021连接，第二引线4026的一端与第二接线凸起4023连接，另一端穿过绝缘基板401并与第三接线凸起4024连接。该封装基板400采用上述的封装基板制造工艺S100制成，其中绝缘基板401由封装基板制造工艺S100中的绝缘件20切割制得。
请参阅图8，本发明实施例公开的一种芯片封装结构500，包括芯片501、导线502以及上述的封装基板400，芯片501设置于收容腔4013中，导线502的两端分别连通芯片501和导电凸块4021。优选地，导线502为金线。
本发明实施例公开的芯片封装结构500，通过在封装基板400上成型用于供芯片501嵌入封装的收容腔4013，这样，芯片501嵌入到收容腔4013后，使得整个芯片封装结构500整体厚度较薄，可以满足市场对产品轻薄化的需求，获得较大的市场空间。
请参阅图9，本发明实施例公开的一种芯片封装结构600，包括第一芯片601、第二芯片602、第一导线603、第二导线604以及上述的封装基板400，第一芯片601设置于收容腔4013中，第一导线603的两端分别连通第一芯片601和导电凸块4021，第二芯片602搭接在第一表面4011且与第一芯片601呈上下正对位设置，第二导线604的两端分别连通第二芯片602和第三接线凸起4024。优选地，第一导线601为金线。优选地，第二导线602为金线。
本发明实施例公开的芯片封装结构600，通过在封装基板400上成型用于供第一芯片601嵌入封装的收容腔4013，这样，第一芯片601嵌入到收容腔4013后，使得整个芯片封装结构600整体厚度较薄，可以满足市场对产品轻薄化的需求，获得较大的市场空间。且通过第一芯片601和第二芯片602的堆叠封装，可以有效节省芯片的占用空间，缩小产品的尺寸，提高产品的集成度。
请参阅图10，本发明实施例公开的一种芯片封装结构700，包括第一芯片701、第二芯片702、第一导线703、第二导线704以及上述的封装基板400，第一芯片701设置于收容腔4013中，第一导线703的两端分别连通第一芯片701和导电凸块4021，第二芯片702层叠设置于第一芯片601上，第二导线704的两端分别连通第二芯片702和第三接线凸起4024。优选地，第一导线701为金线。优选地，第二导线702为金线。
本发明实施例公开的芯片封装结构700，通过在封装基板400上成型用于供第一芯片701嵌入封装的收容腔4013，这样，第一芯片701嵌入到收容腔4013后，使得整个芯片封装结构700整体厚度较薄，可以满足市场对产品轻薄化的需求，获得较大的市场空间。且通过第一芯片701和第二芯片702的堆叠封装，可以有效节省芯片的占用空间，缩小产品的尺寸，提高产品的集成度。
上述实施方式仅为本发明的优选实施方式，不能以此来限定本发明保护的范围，本领域的技术人员在本发明的基础上所做的任何非实质性的变化及替换均属于本发明所要求保护的范围。

Claims (10)

1.一种封装基板制造工艺，用于制造供芯片封装的封装基板，其特征在于，所述封装基板制造工艺包括：
将一侧具有导电凸起的第一导电片和一侧具有收容腔的绝缘件以所述导电凸起与所述收容腔相对的方式进行层叠压合，并使所述导电凸起收容于所述收容腔中，将所述第二导电片层叠压合于所述绝缘件之远离所述第一导电片的一侧，制得母材；
在所述母材上之对应所述收容腔的位置制作第一穿孔，所述第一穿孔依次贯穿所述第二导电片和所述绝缘件，在所述第一穿孔中填充导电材料以形成用于连接所述导电凸起和所述第二导电片的第一引线，在所述母材上之对应所述收容腔的边缘制作第二穿孔，所述第二穿孔依次贯穿所述第二导电片和所述绝缘件，在所述第二穿孔中填充导电材料以形成用于连接所述第一导电片与所述第二导电片的第二引线；
对所述第二导电片进行加工以制作出环绕于所述第一引线一端外周的第一接线凸起和环绕所述第二引线一端外周的第二接线凸起，对所述第一导电片位于所述收容腔旁侧的部分进行加工以形成与所述第二引线另一端连接的第三接线凸起，对所述导电凸起进行加工以形成两个间隔设置于所述收容腔底部两侧的导电凸块，制得封装基板半成品，其中，所述导电凸块与所述第一引线之远离所述第一接线凸起的一端连接；
对所述封装基板半成品进行切割，制得封装基板。
2.根据权利要求1所述的封装基板制造工艺，其特征在于，所述第一导电片由以下工序制作成型：
提供导电基片，在所述导电基片的侧面贴设第一感光膜，对应芯片封装的位置对所述第一感光膜进行曝光显影以形成第一电镀避让孔，透过所述第一电镀避让孔在所述导电基片上电镀第一铜层；
电镀第一铜层之后，在所述第一感光膜之远离所述第二导电片的一侧覆盖第二感光膜，对应所述第一铜层的位置对所述第二感光膜进行曝光显影以形成两个间隔设置的第二电镀避让孔，透过所述第二电镀避让孔在所述第一铜层上电镀镍层，电镀所述镍层之后，在所述镍层之远离所述第一铜层的一侧电镀第二铜层，电镀第二铜层之后除去所述第一感光膜和所述第二感光膜，制得所述第一导电片；
其中，所述第一铜层、所述镍层以及所述第二铜层形成所述导电凸起。
3.根据权利要求2所述的封装基板制造工艺，其特征在于，在电镀所述第一铜层之后和覆盖所述第二感光膜之前对所述第一铜层进行研磨以使所述第一铜层之远离所述导电基片一侧的表面与所述第一感光膜之远离所述导电基片一侧的表面平齐。
4.根据权利要求2所述的封装基板制造工艺，其特征在于，所述第三接线凸起和所述导电凸块的制作方式为：在所述第一导电片之远离所述绝缘件的一侧覆盖第三感光膜，根据所述第三接线凸起的预设位置对所述第三感光膜进行曝光形成第一干膜，除去所述第三感光膜未曝光的部分以使第一导电片具有露出的外露部分，对所述外露部分进行蚀刻，完成蚀刻之后除去所述第一干膜和所述镍层，制得所述第三接线凸起和所述导电凸块；且/或，
所述第一接线凸起和所述第二接线凸起的制作方式为：在所述第二导电片之远离所述第一导电片的一侧覆盖第四感光膜，根据所述第一接线凸起的预设位置和所述第二接线凸起的预设位置对所述第四感光膜进行曝光形成第二干膜，除去所述第二感光膜未曝光的部分以使第二导电片具有露出的外露部分，对所述外露部分进行蚀刻后除去所述第二干膜以形成所述第一接线凸起和所述第二接线凸起。
5.根据权利要求2所述的封装基板制造工艺，其特征在于，
所述镍层的厚度为2-6um；且/或，
所述铜层的厚度为10-30um；且/或，
所述第二导电片的厚度为12-35um。
6.根据权利要求1所述的封装基板制造工艺，其特征在于，所述第一导电片和所述绝缘件的层叠压合方式为：将所述第一导电片和具有通孔的第一绝缘片以所述导电凸起与所述通孔相对的方式进行层叠压合，并使所述导电凸起收容于所述通孔中；将第二绝缘片层叠压合于所述第一绝缘片之远离所述第一导电片的一侧；
其中，所述第一绝缘片和所述第二绝缘片构成所述绝缘件，所述通孔和所述第二绝缘片围合形成所述收容腔。
7.根据权利要求6所述的封装基板制造工艺，其特征在于，所述第一绝缘片的厚度等于所述导电凸起的厚度；且/或，
所述第一绝缘片为半固化聚丙烯片或半固化环氧树脂片或半固化BT树脂片；且/或，
所述第二绝缘片为半固化聚丙烯片或半固化环氧树脂片或半固化BT树脂片。
8.根据权利要求1-7任一项所述的封装基板制造工艺，其特征在于，
所述第一导电片为铜片；且/或，
所述第二导电片为铜片。
9.一种封装基板，用于供芯片封装，其特征在于，所述封装基板包括绝缘基板和设置于所述绝缘基板上的导电电路，所述绝缘基板具有第一表面和与所述第一表面相背设置的第二表面，所述绝缘基板从所述第一表面朝向所述第二表面凹设有由于供芯片封装的收容腔，所述导电电路包括导电凸块、第一接线凸起、第二接线凸起、第三接线凸起、第一引线以及第二引线，所述收容腔的腔底面往所述第二表面方向凹设两个间隔设置的凹槽，每个所述凹槽中嵌设一个所述导电凸块，所述第一接线凸起和所述第二接线凸起设置于所述第二表面，且所述第一接线凸起与所述收容腔呈上下正对位设置，所述第二接线凸起设置于所述收容槽的旁侧，所述第三接线凸起设置于所述第一表面且位于所述收容腔的旁侧，所述第一引线的一端与所述第一接线凸起连接，另一端穿过所述绝缘基板并与所述导电凸块连接，所述第二引线的一端与所述第二接线凸起连接，另一端穿过所述绝缘基板并与所述第三接线凸起连接。
10.一种芯片封装结构，其特征在于，所述芯片封装结构包括芯片、导线以及根据权利要求9所述的封装基板，所述芯片设置于所述安装槽中，所述导线的两端分别连通所述芯片和所述导电凸块；或者，
所述芯片封装结构包括第一芯片、第二芯片、第一导线、第二导线以及根据权利要求9所述的封装基板，所述第一芯片设置于所述安装槽中，所述第一导电的两端分别连通所述第一芯片和所述导电凸块，所述第二芯片层叠设置于所述第一芯片上，所述第二导线的两端分别连通所述第二芯片和所述第三接线凸起；或者，
所述芯片封装结构包括第一芯片、第二芯片、第一导线、第二导线以及根据权利要求9所述的封装基板，所述第一芯片设置于所述安装槽中，所述第一导电的两端分别连通所述第一芯片和所述导电凸块，所述第二芯片搭接在所述第一表面且与所述第一芯片呈上下正对位设置，所述第二导线的两端分别连通所述第二芯片和所述第三接线凸起。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110306681A (zh) * 2019-06-28 2019-10-08 毛易州 一种聚丙烯片材
CN110767558A (zh) * 2019-11-28 2020-02-07 宁波安创电子科技有限公司 一种nox传感器芯片的封装工艺
CN111244028A (zh) * 2020-01-16 2020-06-05 深圳市志金电子有限公司 一种封装基板制造工艺

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101789383A (zh) * 2009-01-23 2010-07-28 欣兴电子股份有限公司 具有凹穴结构的封装基板的制作方法
CN102299081A (zh) * 2011-08-30 2011-12-28 深南电路有限公司 一种封装基板制造方法及封装基板
CN103515247A (zh) * 2012-06-14 2014-01-15 钰桥半导体股份有限公司 具有内建加强层的凹穴基板的制造方法
CN105470144A (zh) * 2014-09-09 2016-04-06 欣兴电子股份有限公司 无核心层封装基板与其制造方法
CN106328604A (zh) * 2015-07-01 2017-01-11 珠海越亚封装基板技术股份有限公司 芯片封装

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101789383A (zh) * 2009-01-23 2010-07-28 欣兴电子股份有限公司 具有凹穴结构的封装基板的制作方法
CN102299081A (zh) * 2011-08-30 2011-12-28 深南电路有限公司 一种封装基板制造方法及封装基板
CN103515247A (zh) * 2012-06-14 2014-01-15 钰桥半导体股份有限公司 具有内建加强层的凹穴基板的制造方法
CN105470144A (zh) * 2014-09-09 2016-04-06 欣兴电子股份有限公司 无核心层封装基板与其制造方法
CN106328604A (zh) * 2015-07-01 2017-01-11 珠海越亚封装基板技术股份有限公司 芯片封装

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110306681A (zh) * 2019-06-28 2019-10-08 毛易州 一种聚丙烯片材
CN110767558A (zh) * 2019-11-28 2020-02-07 宁波安创电子科技有限公司 一种nox传感器芯片的封装工艺
CN111244028A (zh) * 2020-01-16 2020-06-05 深圳市志金电子有限公司 一种封装基板制造工艺

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