CN109903730A - 缓冲电路 - Google Patents

Abstract

一种缓冲电路，其包括运算放大器、第一及第二开关电路。运算放大器具有第一及第二输入端、第一及第二输出端。运算放大器包括前级电路、第一及第二输出级。前级电路耦接第一输入端以接收输入信号，耦接第二输入端以接收反馈信号，并产生放大信号。第一输出级耦接在前级电路与第一输出端间，且依据放大信号产生第一输出信号以驱动第一负载。第二输出级耦接在前级电路与第二输出端间，且依据放大信号产生第二输出信号以驱动第二负载。第一开关电路耦接在第一输出端与第二输入端之间。第二开关电路耦接在第二输出端与第二输入端之间。当第一开关电路被导通，且第一输出级产生第一输出信号以驱动第一负载时，第二开关电路被断开，且第二输出级被禁能。

Description

缓冲电路

技术领域

本发明涉及一种缓冲电路，尤其涉及一种高回转率的缓冲电路。

背景技术

液晶显示装置的面板包含多个液晶显示单元(liquid crystal cell)。目前已知对液晶显示单元中的液晶层长时间地施加同一极性的电压，会导致电荷离子残留在液晶层与配向膜界面而产生内部电场。这可能造成其中的液晶分子的光穿透特性发生变化，使得液晶面板发生不可回复的损害。因此，液晶显示装置的源极驱动器通常会通过不断地改变施加于液晶显示单元的驱动电压的极性，避免液晶分子因持续地被施加同一极性的驱动电压而损坏。

详细来说，为了满足可输出不同极性驱动电压的需求，一般会在源极驱动器的输出缓冲电路的输出端配置传输门来切换输出至数据线的驱动电压。此方式虽可满足切换驱动电压极性的需求，惟因用来切换驱动电压极性的传输门本身具有一定的电阻，会降低输出缓冲电路的回转率(Slew Rate)，从而影响对像素电容的充放电速度与特性，并降低液晶显示装置的显示品质。

发明内容

有鉴于此，本发明提供一种高回转率的缓冲电路，藉以解决先前技术所述及的问题。

本发明的缓冲电路包括运算放大器、第一开关电路以及第二开关电路。运算放大器具有第一输入端、第二输入端、第一输出端以及第二输出端。运算放大器包括前级电路、第一输出级以及第二输出级。前级电路耦接第一输入端以接收输入信号，耦接第二输入端以接收反馈信号，并据以产生放大信号。第一输出级耦接在前级电路与第一输出端之间，用以依据放大信号产生第一输出信号以驱动第一负载。第二输出级耦接在前级电路与第二输出端之间，用以依据放大信号产生第二输出信号以驱动第二负载，其中第二输出信号的极性与第一输出信号的极性相同。第一开关电路耦接在第一输出端与第二输入端之间，用以在被导通时传输第一输出信号至第二输入端以作为反馈信号。第二开关电路耦接在第二输出端与第二输入端之间，用以在被导通时传输第二输出信号至第二输入端以作为反馈信号。当第一开关电路被导通，且第一输出级产生第一输出信号以驱动第一负载时，第二开关电路被断开，且第二输出级被禁能；以及，当第二开关电路被导通，且第二输出级产生第二输出信号以驱动第二负载时，第一开关电路被断开，且第一输出级被禁能，两者至少其中之一。

基于上述，在本发明所提出的缓冲电路中，运算放大器的第一输出级用来驱动第一负载，且运算放大器的第二输出级用来驱动第二负载，故相较于现有的缓冲电路是由同一输出级通过切换传输门以交替地驱动不同负载的设计，本发明缓冲电路中的运算放大器与负载之间可省略设置用以切换驱动电压极性的传输门，不仅可降低缓冲电路的电路面积，还可有效提高缓冲电路的输出信号的回转率，从而提高缓冲电路的驱动能力。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A是依照本发明一实施例所示出的缓冲电路的电路示意图；

图1B是依照本发明另一实施例所示出的缓冲电路的电路示意图；

图2A是依照本发明一实施例所示出图1A实施例的运算放大器的电路示意图；

图2B是依照本发明一实施例所示出图1B实施例的运算放大器的电路示意图；

图3A是依照本发明又一实施例所示出的缓冲电路的电路示意图；

图3B是依照本发明又一实施例所示出的缓冲电路的电路示意图；

图4A是依照本发明一实施例所示出图3A实施例的运算放大器的电路示意图；

图4B是依照本发明一实施例所示出图3B实施例的运算放大器的电路示意图。

附图标号说明：

100、200、500、600：缓冲电路

110、210：第一开关电路

120、220：第二开关电路

130、230、330、430、530、630、730、830：运算放大器

131、231、331、431、731、831：第一输出级

132、232、332、432、732、832：第二输出级

133、233、333、433、733、833：前级电路

143、243：第三开关电路

144、244：第四开关电路

145：基底电压切换电路

211_1A：第一差动对

211_1B：第二差动对

211_2A：第一电流源

211_2B：第二电流源

213A：第一主动负载

213B：第二主动负载

331_1、431_1、731_1、831_1、332_1、432_1、732_1、832_1：开关电路

331_2、431_2、731_2、831_2、332_2、432_2、732_2、832_2：输出电路

534、634、734、834：反馈输出级

AGND：接地电压端

AVBN1H、AVBN2H、AVBN3H、AVBN4H、AVBN5H、AVBP1H、AVBP2H、AVBP3H、AVBP4H、AVBP5H：正偏压电压

AVBN1L、AVBN2L、AVBN3L、AVBN4L、AVBN5L、AVBP1L、AVBP2L、AVBP3L、AVBP4L、AVBP5L：负偏压电压

AVF1、AVF2：反馈信号

HPT：控制电压

HPTB：反相的控制电压

IT1、IT3：第一输入端

IT2、IT4：第二输入端

M31、M32、M41、M42、M51～M58、M71、M72、M81、M82、N1A、N2A、N3A、N4A、N5～N9、N9A、N9B、N10、N11、P1A、P2A、P3A、P4A、P5～P9、P9A、P9B、P10、P11、NSW1A、PSW1A、NSW1B、PSW1B：晶体管

MCN、MCP：米勒电容

NAVDD：负电压端

OT1、OT3：第一输出端

OT2、OT4：第二输出端

OUT1A、OUT2A：第一输出信号

OUT1B、OUT2B：第二输出信号

PAVDD：正电压端

S11～S18：切换信号

SN：第二子放大信号

SP：第一子放大信号

SNDA、SNDB、SPDA、SPDB：信号

SW11、SW12、SW21、SW22：接地开关

SW1A、SW2A、SW3A、SW4A、SW5A、SW1B、SW2B、SW3B、SW4B、SW5B：开关

SWA_P、SWB_P、SWA_N、SWB_N：选择信号

SWAB_P、SWBB_P、SWAB_N、SWBB_N：反相的选择信号

TG11、TG12、TG21、TG22：传输门

VAP、VAN：放大信号

VINP、VINN：输入信号

VNW1、VNW2、VPW1、VPW2：基底电压

Y1、Y2：负载

具体实施方式

图1A是依照本发明一实施例所示出的缓冲电路的电路示意图。请参照图1A。缓冲电路100可用以设置在显示装置的源极驱动器中，并用以产生正极性的电压信号以驱动显示面板的像素。缓冲电路100可包括第一开关电路110、第二开关电路120以及运算放大器130，但本发明不限于此。运算放大器130具有第一输入端IT1、第二输入端IT2、第一输出端OT1以及第二输出端OT2。运算放大器130可包括前级电路133、第一输出级131以及第二输出级132。前级电路133耦接第一输入端IT1以接收输入信号VINP，且耦接第二输入端IT2以接收反馈信号AVF1，并据以产生放大信号VAP，其中输入信号VINP为正极性的电压信号。第一输出级131耦接在前级电路133与第一输出端OT1之间，用以依据放大信号VAP产生第一输出信号OUT1A以驱动负载Y1，其中第一输出信号OUT1A为正极性的电压信号。第二输出级132耦接在前级电路133与第二输出端OT2之间，用以依据放大信号VAP产生第二输出信号OUT1B以驱动负载Y2，其中第二输出信号OUT1B的极性与第一输出信号OUT1A的极性相同。于本实施例中，负载Y1及负载Y2可分别是显示面板的两条数据线(或称源极线)。

第一开关电路110耦接在第一输出端OT1与第二输入端IT2之间。第一开关电路110用以在被导通时传输第一输出信号OUT1A至第二输入端IT2以作为反馈信号AVF1。第二开关电路120耦接在第二输出端OT2与第二输入端IT2之间。第二开关电路120用以在被导通时传输第二输出信号OUT1B至第二输入端IT2以作为反馈信号AVF1。

特别的是，当第一开关电路110被导通，且第一输出级131产生正极性的第一输出信号OUT1A以驱动负载Y1时，第二开关电路120被断开，且第二输出级132被禁能，致使第二输出端OT2为高阻抗状态而停止驱动负载Y2。此时，负载Y2可由另一个缓冲电路所产生的负极性的输出信号所驱动。

或者是，当第二开关电路120被导通，且第二输出级132产生正极性的第二输出信号OUT1B以驱动负载Y2时，第一开关电路110被断开，且第一输出级131被禁能，致使第一输出端OT1为高阻抗状态而停止驱动负载Y1。此时，负载Y1可由另一个缓冲电路所产生的负极性的输出信号所驱动。

由于第一输出级131仅用来驱动负载Y1，且第二输出级132仅用来驱动负载Y2，故相较于由同一输出级通过切换传输门以交替地驱动不同负载的现有缓冲电路，本实施例的缓冲电路100与负载Y1及负载Y2之间可省略用以切换驱动电压极性的传输门。本发明不仅可减少缓冲电路100的电路面积，还可有效提高缓冲电路100的输出信号的回转率，从而提高缓冲电路100的驱动能力。

另外，如图1A所示，缓冲电路100还可选择性地包括第三开关电路143以及第四开关电路144。第三开关电路143耦接在第一输出端OT1与负载Y1之间，用以在被导通时传输第一输出信号OUT1A至负载Y1。第四开关电路144耦接在第二输出端OT2与负载Y2之间，用以在被导通时传输第二输出信号OUT1B至负载Y2。

更进一步来说，第三开关电路143可包括接地开关SW11以及传输门TG11。接地开关SW11耦接在第一输出端OT1与接地电压端AGND之间。传输门TG11耦接在第一输出端OT1与负载Y1之间，其中接地开关SW11与传输门TG11的导通断开状态相反。此外，传输门TG11包括P型晶体管M31以及N型晶体管M32。P型晶体管M31的第一端耦接第一输出端OT1，P型晶体管M31的第二端耦接负载Y1，且P型晶体管M31的控制端耦接接地电压端AGND。N型晶体管M32的第一端耦接第一输出端OT1，N型晶体管M32的第二端耦接负载Y1，且N型晶体管M32的控制端接收控制电压HPT。

类似地，第四开关电路144可包括接地开关SW12以及传输门TG12。接地开关SW12耦接在第二输出端OT2与接地电压端AGND之间。传输门TG12耦接在第二输出端OT2与负载Y2之间，其中接地开关SW12与传输门TG12的导通断开状态相反。此外，传输门TG12包括P型晶体管M41以及N型晶体管M42。P型晶体管M41的第一端耦接第二输出端OT2，P型晶体管M41的第二端耦接负载Y2，且P型晶体管M41的控制端耦接接地电压端AGND。N型晶体管M42的第一端耦接第二输出端OT2，N型晶体管M42的第二端耦接负载Y2，且N型晶体管M42的控制端接收反相的控制电压HPTB。

当第一输出级131产生第一输出信号OUT1A以驱动负载Y1时，第二输出级132被禁能。此时，传输门TG11为导通状态，且接地开关SW11为断开状态，致使第一输出信号OUT1A可通过传输门TG11传输至负载Y1。而传输门TG12为断开状态，且接地开关SW12为导通状态，致使第二输出端OT2可因导通的接地开关SW12而接地。如此一来，可避免第二输出端OT2的电压极性与负载Y2的电压极性相反导致传输门TG12的两端跨压过大而损坏。

类似地，当第二输出级132产生第二输出信号OUT1B以驱动负载Y2时，第一输出级131被禁能。此时，传输门TG12为导通状态，且接地开关SW12为断开状态，致使第二输出信号OUT1B可通过传输门TG12传输至负载Y2。而传输门TG11为断开状态，且接地开关SW11为导通状态，致使第一输出端OT1可因导通的接地开关SW11而接地。如此一来，可避免第一输出端OT1的电压极性与负载Y1的电压极性相反导致传输门TG11的两端跨压过大而损坏。

除此之外，如图1A所示，缓冲电路100也可选择性地包括基底电压切换电路145。基底电压切换电路145包括P型晶体管M51、M53、M55、M57以及N型晶体管M52、M54、M56、M58。P型晶体管M51与N型晶体管M52串联连接在正电压端PAVDD与接地电压端AGND之间，P型晶体管M51与N型晶体管M52可分别受控于切换信号S11、S12以提供传输门TG11中的P型晶体管M31的基底电压VNW1，从而避免开启或关闭P型晶体管M31时产生顺向的基底偏压。P型晶体管M53与N型晶体管M54串联连接在接地电压端AGND与负电压端NAVDD之间，P型晶体管M53与N型晶体管M54可分别受控于切换信号S13、S14以提供传输门TG11中的N型晶体管M32的基底电压VPW1，从而避免开启或关闭N型晶体管M32时产生顺向的基底偏压。P型晶体管M55与N型晶体管M56串联连接在正电压端PAVDD与接地电压端AGND之间，P型晶体管M55与N型晶体管M56可分别受控于切换信号S15、S16以提供P型晶体管M41的基底电压VNW2，从而避免开启或关闭传输门TG12中的P型晶体管M41时产生顺向的基底偏压。P型晶体管M57与N型晶体管M58串联连接在接地电压端AGND与负电压端NAVDD之间，P型晶体管M57与N型晶体管M58可分别受控于切换信号S17、S18以提供N型晶体管M42的基底电压VPW2，从而避免开启或关闭传输门TG12中的N型晶体管M42时产生顺向的基底偏压。

图1B是依照本发明另一实施例所示出的缓冲电路的电路示意图。请参照图1B。缓冲电路200可用以设置在显示装置的源极驱动器中，并用以产生负极性的电压信号以驱动显示面板的像素。缓冲电路200可包括第一开关电路210、第二开关电路220以及运算放大器230，但本发明不限于此。运算放大器230具有第一输入端IT3、第二输入端IT4、第一输出端OT3以及第二输出端OT4。运算放大器230可包括前级电路233、第一输出级231以及第二输出级232。前级电路233耦接第一输入端IT3以接收输入信号VINN，且耦接第二输入端IT4以接收反馈信号AVF2，并据以产生放大信号VAN，其中输入信号VINN为负极性的电压信号。第一输出级231耦接在前级电路233与第一输出端OT3之间，用以依据放大信号VAN产生第一输出信号OUT2A以驱动负载Y2，其中第一输出信号OUT2A为负极性的电压信号。第二输出级232耦接在前级电路233与第二输出端OT4之间，用以依据放大信号VAN产生第二输出信号OUT2B以驱动负载Y1，其中第二输出信号OUT2B的极性与第一输出信号OUT2A的极性相同。于本实施例中，负载Y1及负载Y2可分别是显示面板的两条数据线(或称源极线)。

第一开关电路210耦接在第一输出端OT3与第二输入端IT4之间。第一开关电路210用以在被导通时传输第一输出信号OUT2A至第二输入端IT4以作为反馈信号AVF2。第二开关电路220耦接在第二输出端OT4与第二输入端IT4之间。第二开关电路220用以在被导通时传输第二输出信号OUT2B至第二输入端IT4以作为反馈信号AVF2。

请合并参照图1A及图1B，在本发明的第一实施例中，当第一开关电路210被导通，且第一输出级231产生负极性的第一输出信号OUT2A以驱动负载Y2时，第二开关电路220被断开，且第二输出级232被禁能，致使第二输出端OT4为高阻抗状态而停止驱动负载Y1。此时，负载Y1可由图1A的缓冲电路100的第一输出级131所产生的第一输出信号OUT1A(为正极性)所驱动。

在本发明的第二实施例中，当第二开关电路220被导通，且第二输出级232产生负极性的第二输出信号OUT2B以驱动负载Y1时，第一开关电路210被断开，且第一输出级231被禁能，致使第一输出端OT3为高阻抗状态而停止驱动负载Y2。此时，负载Y2可由图1A的缓冲电路100的第二输出级132所产生的第二输出信号OUT1B(为正极性)所驱动。当然，上述的第一实施例与第二实施例也可以皆实现。

由于第一输出级231仅用来驱动负载Y2，且第二输出级232仅用来驱动负载Y1，因此相较于现有的缓冲电路是由同一输出级通过切换传输门以交替地驱动不同负载的设计，本实施例的缓冲电路200与负载Y1及负载Y2之间可省略设置用以切换驱动电压极性的传输门，不仅可降低缓冲电路200的电路面积，还可有效提高缓冲电路200的输出信号的回转率，从而提高缓冲电路200的驱动能力。

另外，如图1B所示，缓冲电路200还可选择性地包括第三开关电路243以及第四开关电路244。第三开关电路243耦接在第一输出端OT3与负载Y2之间，用以在被导通时传输第一输出信号OUT2A至负载Y2。第四开关电路244耦接在第二输出端OT4与负载Y1之间，用以在被导通时传输第二输出信号OUT2B至负载Y1。

更进一步来说，第三开关电路243可包括接地开关SW21以及传输门TG21。接地开关SW21耦接在第一输出端OT3与接地电压端AGND之间。传输门TG21耦接在第一输出端OT3与负载Y2之间，其中接地开关SW21与传输门TG21的导通断开状态相反。此外，传输门TG21包括P型晶体管M71以及N型晶体管M72。P型晶体管M71的第一端耦接第一输出端OT3，P型晶体管M71的第二端耦接负载Y2，且P型晶体管M71的控制端接收反相的控制电压HPTB。N型晶体管M72的第一端耦接第一输出端OT3，N型晶体管M72的第二端耦接负载Y2，且N型晶体管M72的控制端耦接接地电压端AGND。接地开关SW21与传输门TG21的运作类似于图1A的接地开关SW12以及传输门TG12的运作，故可参酌上述的相关说明而类推得知，在此不再赘述。

类似地，第四开关电路244可包括接地开关SW22以及传输门TG22。接地开关SW22耦接在第二输出端OT4与接地电压端AGND之间。传输门TG22耦接在第二输出端OT4与负载Y1之间，其中接地开关SW22与传输门TG22的导通断开状态相反。此外，传输门TG22包括P型晶体管M81以及N型晶体管M82。P型晶体管M81的第一端耦接第二输出端OT4，P型晶体管M81的第二端耦接负载Y1，且P型晶体管M81的控制端接收控制电压HPT。N型晶体管M82的第一端耦接第二输出端OT4，N型晶体管M82的第二端耦接负载Y1，且N型晶体管M82的控制端耦接接地电压端AGND。接地开关SW22与传输门TG22的运作类似于图1A的接地开关SW11以及传输门TG11的运作，故可参酌上述的相关说明，在此不再赘述。

除此之外，缓冲电路200也可选择性地包括基底电压切换电路(未示出)。此基底电压切换电路的架构及功能类似于图1A的基底电压切换电路145，故可参酌上述的相关说明，在此不再赘述。

以下请参照合并参照图1A及图2A，图2A是依照本发明一实施例所示出图1A实施例的运算放大器的电路示意图。运算放大器330包括前级电路333、第一输出级331以及第二输出级332。前级电路333包括第一差动对211_1A、第二差动对211_1B、第一电流源211_2A、第二电流源211_2B、第一主动负载213A、第二主动负载213B、由晶体管N10、P10构成的第一阻抗提供器、由晶体管N11、P11构成的第二阻抗提供器以及米勒电容MCP、MCN。

第一差动对211_1A以及第二差动对211_1B形成前级电路333的输入级。第一差动对211_1A包括由晶体管N2A、N1A形成的第一差动对，其中晶体管N2A接收输入信号VINP，且晶体管N1A接收反馈信号AVF1。第二差动对211_1B包括由晶体管P2A、P1A形成的第二差动对，其中晶体管P2A接收输入信号VINP，且晶体管P1A接收反馈信号AVF1。第一差动对211_1A以及第二差动对211_1B的形态是互补的。

第一电流源211_2A包括晶体管N3A以及N4A。晶体管N4A接收正偏压电压AVBN2H，晶体管N3A接收正偏压电压AVBN1H。第一电流源211_2A耦接在第一差动对211_1A与接地电压端AGND之间。第二电流源211_2B则包括晶体管P4A以及P3A。晶体管P4A接收正偏压电压AVBP2H，晶体管P3A接收正偏压电压AVBP1H。第二电流源211_2B耦接在第二差动对211_1B与正电压端PAVDD之间。在本实施例中，第一电流源211_2A与第二电流源211_2B的形态互补。

第一主动负载213A由晶体管P5-P8所构成，第二主动负载213B则由晶体管N5-N8所构成。第一主动负载213A耦接在正电压端PAVDD以及第一差动对211_1A之间。第二主动负载213B则耦接在接地电压端AGND以及第二差动对211_1B之间。第一主动负载213A与第二主动负载213B的形态互补。其中，晶体管P5、P6的第一端接至正电压端PAVDD，晶体管P5、P6的控制端相互耦接并耦接至晶体管P7的第二端，晶体管P5、P6的第二端分别耦接至晶体管P7、P8的第一端。另外，晶体管P7、P8的控制端共同接收正偏压电压AVBP4H。晶体管N5、N6的第一端耦接至接地电压端AGND，晶体管N5、N6的控制端相互耦接并耦接至晶体管N7的第一端，晶体管N5、N6的第二端分别耦接至晶体管N7、N8的第二端。另外，晶体管N7、N8的控制端共同接收正偏压电压AVBN4H。

由晶体管N10、P10构成的第一阻抗提供器耦接在第一主动负载213A与第二主动负载213B之间，由晶体管N11、P11构成的第二阻抗提供器耦接在第一主动负载213A与第二主动负载213B之间。其中，晶体管N11、P11构成的第二阻抗提供器搭配第一主动负载213A与第二主动负载213B形成前级电路333的增益级电路，并产生包括第一子放大信号SP以及第二子放大信号SN的放大信号VAP(示于图1A)。

更进一步来说，晶体管N10、P10并联耦接在晶体管P7的第二端以及晶体管N7的第一端之间。晶体管N10、P10的控制端分别接收正偏压电压AVBN3H以及AVBP3H。晶体管N11、P11则并联耦接在晶体管P8的第二端以及晶体管N8的第一端之间。晶体管N11、P11的控制端分别接收正偏压电压AVBN5H以及AVBP5H。

第一输出级331包括开关电路331_1以及输出电路331_2。开关电路331_1耦接前级电路333，且依据选择信号SWA_P以导通或断开第一信号传送通道。输出电路331_2耦接开关电路331_1，通过上述第一信号传送通道接收第一子放大信号SP以及第二子放大信号SN，并依据第一子放大信号SP以及第二子放大信号SN产生第一输出信号OUT1A。

开关电路331_1包括开关SW1A-SW5A。其中，开关SW1A、SW2A、SW3A由传输门建构，开关SW4A、SW5A则分别由晶体管PSW1A以及晶体管NSW1A所建构。开关SW1A、SW2A受控于选择信号SWA_P与反相的选择信号SWAB_P而被导通或断开，并提供第一信号传输通道以分别传送第一子放大信号SP以及第二子放大信号SN至输出电路331_2。开关SW3A耦接在输出电路331_2的输出端与前级电路333的米勒电容MCP、MCN之间。开关SW3A受控于选择信号SWA_P与反相的选择信号SWAB_P而被导通或断开。开关SW4A耦接在输出电路331_2的第一输入端与正电压端PAVDD之间，且依据选择信号SWA_P以导通或断开。开关SW5A耦接在输出电路331_2的第二输入端与接地电压端AGND之间，且依据反相的选择信号SWAB_P以导通或断开。

开关SW4A、SW5A分别做为拉高开关以及拉低开关，在开关SW1A、SW2A被断开时被导通，以分别提供正电压端PAVDD的电压以及接地电压端AGND的电压至输出电路331_2的第一输入端及第二输入端。其中，开关SW1A、SW2A、SW3A的导通断开状态相同，开关SW4A、SW5A的导通断开状态相同，且开关SW1A、SW4A的导通断开状态互补(相反)，开关SW2A、SW5A的导通断开状态互补(相反)。

输出电路331_2包括晶体管P9A以及晶体管N9A。晶体管P9A以及晶体管N9A分别接收信号SPDA以及SNDA。当开关SW1A、SW2A被导通时，信号SPDA以及SNDA分别等于第一子放大信号SP以及第二子放大信号SN，此时，输出电路331_2产生第一输出信号OUT1A以驱动像素。在另一方面，当开关SW1A、SW2A被断开时，信号SPDA以及SNDA分别等于正电压端PAVDD的电压以及接地电压端AGND的电压，此时，输出电路331_2停止产生第一输出信号OUT1A，并使第一输出信号OUT1A为高阻抗的状态。

第二输出级332包括开关电路332_1以及输出电路332_2。开关电路332_1耦接前级电路333，且依据选择信号SWB_P以导通或断开第二信号传送通道。输出电路332_2耦接开关电路332_1，通过上述第二信号传送通道接收第一子放大信号SP以及第二子放大信号SN，并依据第一子放大信号SP以及第二子放大信号SN产生第二输出信号OUT1B。

开关电路332_1包括开关SW1B-SW5B。其中，开关SW1B、SW2B、SW3B由传输门建构，开关SW4B、SW5B则分别由晶体管PSW1B以及晶体管NSW1B所建构。开关SW1B、SW2B受控于选择信号SWB_P与反相的选择信号SWBB_P而被导通或断开，并提供第二信号传输通道以分别传送第一子放大信号SP以及第二子放大信号SN至输出电路332_2。开关SW3B耦接在输出电路332_2的输出端与前级电路333的米勒电容MCP、MCN之间。开关SW3B受控于选择信号SWB_P与反相的选择信号SWBB_P而被导通或断开。开关SW4B耦接在输出电路332_2的第一输入端与正电压端PAVDD之间，且依据选择信号SWB_P以导通或断开。开关SW5B耦接在输出电路332_2的第二输入端与接地电压端AGND之间，且依据反相的选择信号SWBB_P以导通或断开。

开关SW4B、SW5B分别做为拉高开关以及拉低开关，在开关SW1B、SW2B被断开时被导通，分别提供正电压端PAVDD的电压以及接地电压端AGND的电压至输出电路332_2的第一输入端及第二输入端。其中，开关SW1B、SW2B、SW3B的导通断开状态相同，开关SW4B、SW5B的导通断开状态相同，且开关SW1B、SW4B的导通断开状态互补(相反)，开关SW2B、SW5B的导通断开状态互补(相反)。

输出电路332_2包括晶体管P9B以及晶体管N9B。晶体管P9B以及晶体管N9B分别接收信号SPDB以及SNDB。当开关SW1B、SW2B被导通时，信号SPDB以及SNDB分别等于第一子放大信号SP以及第二子放大信号SN，此时，输出电路332_2产生第二输出信号OUT1B以驱动像素。在另一方面，当开关SW1B、SW2B被断开时，信号SPDB以及SNDB分别等于正电压端PAVDD的电压以及接地电压端AGND的电压，此时，输出电路332_2停止产生第二输出信号OUT1B，并使第二输出信号OUT1B为高阻抗的状态。

值得一提的是，开关SW1B、SW2B、SW3B的导通断开状态与开关SW1A、SW2A、SW3A的导通断开状态互补(相反)。换句话说，当输出电路332_2产生第二输出信号OUT1B以驱动像素时，输出电路332_1停止产生第一输出信号OUT1A，并使第一输出信号OUT1A为高阻抗的状态，反之亦然。

以下请参照图2B，图2B是依照本发明一实施例所示出图1B实施例的运算放大器的电路示意图。运算放大器430包括前级电路433、第一输出级431以及第二输出级432。第一输出级431包括开关电路431_1以及输出电路431_2。第二输出级432包括开关电路432_1以及输出电路432_2。

图2B的运算放大器430类似于图2A的运算放大器330，两者的差异仅在于，运算放大器330耦接在正电压端PAVDD与接地电压端AGND之间，亦即运算放大器330是实作在正电源域(positive power domain)，而运算放大器430则是耦接在负电压端NAVDD与接地电压端AGND之间，亦即运算放大器430是实作在负电源域(negative power domain)。因此在前级电路433中，晶体管N4A接收负偏压电压AVBN2L，晶体管N3A接收负偏压电压AVBN1L，晶体管P4A接收负偏压电压AVBP2H，晶体管P3A接收负偏压电压AVBP1H，晶体管P7、P8的控制端共同接收负偏压电压AVBP4H，且晶体管N7、N8的控制端共同接收负偏压电压AVBN4H。除此之外，相较于开关电路331_1及332_1中的选择信号SWA_P、SWB_P及反相的选择信号SWAB_P、SWBB_P为正极性信号，开关电路431_1及432_1中的选择信号SWA_N、SWB_N及反相的选择信号SWAB_N、SWBB_N为负极性信号。关于图2B的运算放大器430的实施细节及运作，可参酌上述图2A的相关说明而类推得知，在此不再赘述。

图3A是依照本发明又一实施例所示出的缓冲电路的电路示意图。请参照图3A。缓冲电路500可包括第一开关电路110、第二开关电路120、运算放大器530、第三开关电路143、第四开关电路144以及基底电压切换电路145，但本发明不限于此。图3A的第一开关电路110、第二开关电路120、第三开关电路143、第四开关电路144以及基底电压切换电路145分别类似于图1A的第一开关电路110、第二开关电路120、第三开关电路143、第四开关电路144以及基底电压切换电路145，故可参酌上述图1A的相关说明，在此不再赘述。

图3A的运算放大器530类似于图1A的运算放大器130，两者的差异在于，运算放大器530还包括反馈输出级534。反馈输出级534耦接在前级电路133与第二输入端IT2之间，用以依据放大信号VAP产生第三输出信号以作为反馈信号AVF1。在图3A所示的实施例中，由于反馈信号AVF1可由反馈输出级534提供至第二输入端IT2，故第一开关电路110与第二开关电路120可皆被断开，且第一输出级131及第二输出级132可皆被禁能，致使第一输出端OT1与第二输出端OT2皆为高阻抗状态，从而可实现缓冲电路500提供高阻抗输出的应用。至于图3A的运算放大器530的其他实施细节及运作，可参酌上述图1A的运算放大器130的相关说明，在此不再赘述。

图3B是依照本发明又一实施例所示出的缓冲电路的电路示意图。请参照图3B。缓冲电路600可包括第一开关电路210、第二开关电路220、运算放大器630、第三开关电路243以及第四开关电路244，但本发明不限于此。图3B的第一开关电路210、第二开关电路220、第三开关电路243以及第四开关电路244分别类似于图1B的第一开关电路210、第二开关电路220、第三开关电路243以及第四开关电路244，故可参酌上述图1B的相关说明，在此不再赘述。

图3B的运算放大器630类似于图1B的运算放大器230，两者的差异在于，运算放大器630还包括反馈输出级634。反馈输出级634耦接在前级电路233与第二输入端IT4之间，用以依据放大信号VAN产生第三输出信号以作为反馈信号AVF2。在图3B所示的实施例中，由于反馈信号AVF2可由反馈输出级634提供至第二输入端IT4，故第一开关电路210与第二开关电路220可皆被断开，且第一输出级231及第二输出级232可皆被禁能，致使第一输出端OT3与第二输出端OT4皆为高阻抗状态，从而可实现缓冲电路600提供高阻抗输出的应用。至于图3B的运算放大器630的其他实施细节及运作，可参酌上述图1B的运算放大器230的相关说明，在此不再赘述。

以下请参照图4A，图4A是依照本发明一实施例所示出图3A实施例的运算放大器的电路示意图。运算放大器730包括前级电路733、第一输出级731、第二输出级732以及反馈输出级734。前级电路733类似于图2A的前级电路333，故可参酌上述图2A的相关说明，在此不再赘述。

第一输出级731包括开关电路731_1以及输出电路731_2。输出电路731_2类似于图2A的输出电路331_2，故可参酌上述图2A的相关说明，在此不再赘述。另外，相较于图2A的开关电路331_1包括开关SW1A-SW5A，开关电路731_1仅包括开关SW1A、SW2A、SW4A以及SW5A，其中图4A的开关SW1A、SW2A、SW4A以及SW5A的耦接方式及运作分别类似于图2A的开关电路331_1的开关SW1A、SW2A、SW4A以及SW5A，故可参酌上述图2A的相关说明，在此不再赘述。

第二输出级732包括开关电路732_1以及输出电路732_2。输出电路732_2类似于图2A的输出电路332_2，故可参酌上述图2A的相关说明，在此不再赘述。另外，相较于图2A的开关电路332_1包括开关SW1B-SW5B，开关电路732_1仅包括开关SW1B、SW2B、SW4B以及SW5B，其中图4A的开关SW1B、SW2B、SW4B以及SW5B的耦接方式及运作分别类似于图2A的开关电路332_1的开关SW1B、SW2B、SW4B以及SW5B，故可参酌上述图2A的相关说明，在此不再赘述。

反馈输出级734包括晶体管P9及N9。晶体管P9的第一端耦接至正电压端PAVDD。晶体管P9的第二端耦接米勒电容MCP及MCN并产生第三输出信号以做为反馈信号AVF1。晶体管P9的控制端接收第一子放大信号SP。晶体管N9的第一端耦接米勒电容MCP及MCN并产生第三输出信号以做为反馈信号AVF1。晶体管N9的第二端耦接至接地电压端AGND。晶体管N9的控制端接收第二子放大信号SN。

由于图4A的反馈输出级734所产生的反馈信号AVF1被提供至第一差动对211_1A的晶体管N1A的控制端以及第二差动对211_1B的晶体管P1A的控制端而形成负反馈回路，故而在第一输出级731及第二输出级732皆被禁能的情况下，运算放大器730仍可正常运作。如此一来，第一输出级731及第二输出级732可皆被禁能，致使第一输出信号OUT1A与第二输出信号OUT1B皆为高阻抗状态，从而可实现提供高阻抗输出的应用。

以下请参照图4B，图4B是依照本发明一实施例所示出图3B实施例的运算放大器的电路示意图。运算放大器830包括前级电路833、第一输出级831、第二输出级832以及反馈输出级834。前级电路833类似于图2B的前级电路433，故可参酌上述图2B的相关说明，在此不再赘述。

第一输出级831包括开关电路831_1以及输出电路831_2。输出电路831_2类似于图2B的输出电路431_2，故可参酌上述图2B的相关说明，在此不再赘述。另外，相较于图2B的开关电路431_1包括开关SW1A-SW5A，开关电路831_1仅包括开关SW1A、SW2A、SW4A以及SW5A，其中图4B的开关SW1A、SW2A、SW4A以及SW5A的耦接方式及运作分别类似于图2B的开关电路431_1的开关SW1A、SW2A、SW4A以及SW5A，故可参酌上述图2B的相关说明，在此不再赘述。

第二输出级832包括开关电路832_1以及输出电路832_2。输出电路832_2类似于图2B的输出电路432_2，故可参酌上述图2B的相关说明，在此不再赘述。另外，相较于图2B的开关电路432_1包括开关SW1B-SW5B，开关电路832_1仅包括开关SW1B、SW2B、SW4B以及SW5B，其中图4B的开关SW1B、SW2B、SW4B以及SW5B的耦接方式及运作分别类似于图2B的开关电路432_1的开关SW1B、SW2B、SW4B以及SW5B，故可参酌上述图2B的相关说明，在此不再赘述。

反馈输出级834包括晶体管P9及N9。晶体管P9的第一端耦接至接地电压端AGND。晶体管P9的第二端耦接米勒电容MCP及MCN并产生第三输出信号以做为反馈信号AVF2。晶体管P9的控制端接收第一子放大信号SP。晶体管N9的第一端耦接米勒电容MCP及MCN并产生第三输出信号以做为反馈信号AVF2。晶体管N9的第二端耦接至负电压端NAVDD。晶体管N9的控制端接收第二子放大信号SN。

由于图4B的反馈输出级834所产生的反馈信号AVF2被提供至第一差动对211_1A的晶体管N1A的控制端以及第二差动对211_1B的晶体管P1A的控制端而形成负反馈回路，故而在第一输出级831及第二输出级832皆被禁能的情况下，运算放大器830仍可正常运作。如此一来，第一输出级831及第二输出级832可皆被禁能，致使第一输出信号OUT2A与第二输出信号OUT2B皆为高阻抗状态，从而可实现提供高阻抗输出的应用。

综上所述，在本发明实施例所提出的缓冲电路中，运算放大器的第一输出级仅用来驱动一负载，且运算放大器的第二输出级仅用来驱动另一负载，故相较于现有的缓冲电路是由同一输出级通过切换传输门以交替地驱动不同负载的设计，本实施例的运算放大器与负载之间可省略设置用以切换驱动电压极性的传输门，不仅可降低缓冲电路的电路面积，还可有效提高缓冲电路的输出信号的回转率，从而提高缓冲电路的驱动能力。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (16)

1.一种缓冲电路，其特征在于，包括：

运算放大器，具有第一输入端、第二输入端、第一输出端以及第二输出端，其中所述运算放大器包括：

前级电路，耦接所述第一输入端以接收输入信号，耦接所述第二输入端以接收反馈信号，并据以产生放大信号；

第一输出级，耦接在所述前级电路与所述第一输出端之间，用以依据所述放大信号产生第一输出信号以驱动第一负载；以及

第二输出级，耦接在所述前级电路与所述第二输出端之间，用以依据所述放大信号产生第二输出信号以驱动第二负载，其中所述第二输出信号的极性与所述第一输出信号的极性相同；

第一开关电路，耦接在所述第一输出端与所述第二输入端之间，用以在被导通时传输所述第一输出信号至所述第二输入端以作为所述反馈信号；以及

第二开关电路，耦接在所述第二输出端与所述第二输入端之间，用以在被导通时传输所述第二输出信号至所述第二输入端以作为所述反馈信号；

其中当所述第一开关电路被导通，且所述第一输出级产生所述第一输出信号以驱动所述第一负载时，所述第二开关电路被断开，且所述第二输出级被禁能；以及，当所述第二开关电路被导通，且所述第二输出级产生所述第二输出信号以驱动所述第二负载时，所述第一开关电路被断开，且所述第一输出级被禁能，两者至少其中之一。

2.根据权利要求1所述的缓冲电路，其特征在于，

所述第一输出级包括：

第三开关电路，耦接所述前级电路，且依据第一选择信号以导通或断开第一信号传送通道；以及

第一输出电路，耦接所述第三开关电路，通过所述第一信号传送通道接收所述放大信号，并依据所述放大信号产生所述第一输出信号，

所述第二输出级包括：

第四开关电路，耦接所述前级电路，且依据第二选择信号以导通或断开第二信号传送通道；以及

第二输出电路，耦接所述第四开关电路，通过所述第二信号传送通道接收所述放大信号，并依据所述放大信号产生所述第二输出信号。

3.根据权利要求2所述的缓冲电路，其特征在于，所述第三开关电路包括：

第一开关，接收所述放大信号中的第一子放大信号，受控于所述第一选择信号，并在所述第一开关导通时传送所述第一子放大信号至所述第一输出电路；

第二开关，接收所述放大信号中的第二子放大信号，受控于所述第一选择信号，并在所述第二开关导通时传送所述第二子放大信号至所述第一输出电路；以及

第三开关，耦接在所述第一输出电路的输出端与所述前级电路的米勒电容之间，且依据所述第一选择信号以导通或断开，

其中所述第一开关、所述第二开关与所述第三开关的导通断开状态相同。

4.根据权利要求3所述的缓冲电路，其特征在于，所述第三开关电路还包括：

第四开关，耦接在所述第一输出电路的第一输入端与第一电压端之间，且依据所述第一选择信号以导通或断开；以及

第五开关，耦接在所述第一输出电路的第二输入端与第二电压端之间，且依据所述第一选择信号以导通或断开，

其中所述第四开关与所述第五开关的导通断开状态相同，所述第四开关与所述第一开关的导通断开状态相反，所述第五开关与所述第二开关的导通断开状态相反，

其中所述第一电压端为正电压端，且所述第二电压端为接地电压端；或者是，所述第一电压端为接地电压端，且所述第二电压端为负电压端。

5.根据权利要求2所述的缓冲电路，其特征在于，所述第四开关电路包括：

第一开关，接收所述放大信号中的第一子放大信号，受控于所述第二选择信号，并在所述第一开关导通时传送所述第一子放大信号至所述第二输出电路；

第二开关，接收所述放大信号中的第二子放大信号，受控于所述第二选择信号，并在所述第二开关导通时传送所述第二子放大信号至所述第二输出电路；以及

第三开关，耦接在所述第二输出电路的输出端与所述前级电路的米勒电容之间，且依据所述第二选择信号以导通或断开，

其中，所述第一开关、所述第二开关与所述第三开关的导通断开状态相同。

6.根据权利要求5所述的缓冲电路，其特征在于，所述第四开关电路还包括：

第四开关，耦接在所述第二输出电路的第一输入端与第一电压端之间，且依据所述第二选择信号以导通或断开；以及

第五开关，耦接在所述第二输出电路的第二输入端与第二电压端之间，且依据所述第二选择信号以导通或断开，

其中所述第四开关与所述第五开关的导通断开状态相同，所述第四开关与所述第一开关的导通断开状态相反，所述第五开关与所述第二开关的导通断开状态相反，

其中所述第一电压端为正电压端，且所述第二电压端为接地电压端；或者是，所述第一电压端为接地电压端，且所述第二电压端为负电压端。

7.根据权利要求2所述的缓冲电路，其特征在于，所述运算放大器还包括：

反馈输出级，耦接在所述前级电路与所述第二输入端之间，用以依据所述放大信号产生第三输出信号以作为所述反馈信号。

8.根据权利要求7所述的缓冲电路，其特征在于，所述反馈输出级包括：

第一晶体管，所述第一晶体管的第一端耦接至第一电压端，所述第一晶体管的第二端耦接所述前级电路的米勒电容并产生所述第三输出信号，且所述第一晶体管的控制端接收所述放大信号中的第一子放大信号；以及

第二晶体管，所述第二晶体管的第一端耦接所述米勒电容并产生所述第三输出信号，所述第二晶体管的第二端耦接至第二电压端，且所述第二晶体管的控制端接收所述放大信号中的第二子放大信号，

其中所述第一电压端为正电压端，且所述第二电压端为接地电压端；或者是，所述第一电压端为接地电压端，且所述第二电压端为负电压端。

9.根据权利要求8所述的缓冲电路，其特征在于，所述第三开关电路包括：

第一开关，接收所述第一子放大信号，受控于所述第一选择信号，并在所述第一开关导通时传送所述第一子放大信号至所述第一输出电路；以及

第二开关，接收所述放大信号中的第二子放大信号，受控于所述第一选择信号，并在所述第二开关导通时传送所述第二子放大信号至所述第一输出电路；

其中所述第一开关与所述第二开关的导通断开状态相同。

10.根据权利要求9所述的缓冲电路，其特征在于，所述第三开关电路还包括：

第三开关，耦接在所述第一输出电路的第一输入端与所述第一电压端之间，且依据所述第一选择信号以导通或断开；以及

第四开关，耦接在所述第一输出电路的第二输入端与所述第二电压端之间，且依据所述第一选择信号以导通或断开，

其中所述第三开关与所述第四开关的导通断开状态相同，所述第三开关与所述第一开关的导通断开状态相反，所述第四开关与所述第二开关的导通断开状态相反。

11.根据权利要求8所述的缓冲电路，其特征在于，所述第四开关电路包括：

第一开关，接收所述第一子放大信号，受控于所述第二选择信号，并在所述第一开关导通时传送所述第一子放大信号至所述第二输出电路；以及

第二开关，接收所述第二子放大信号，受控于所述第二选择信号，并在所述第二开关导通时传送所述第二子放大信号至所述第二输出电路，

其中，所述第一开关与所述第二开关的导通断开状态相同。

12.根据权利要求11所述的缓冲电路，其特征在于，所述第四开关电路还包括：

第三开关，耦接在所述第二输出电路的第一输入端与所述第一电压端之间，且依据所述第二选择信号以导通或断开；以及

第四开关，耦接在所述第二输出电路的第二输入端与所述第二电压端之间，且依据所述第二选择信号以导通或断开，

其中所述第三开关与所述第四开关的导通断开状态相同，所述第三开关与所述第一开关的导通断开状态相反，所述第四开关与所述第二开关的导通断开状态相反。

13.根据权利要求1所述的缓冲电路，其特征在于，还包括：

第三开关电路，耦接在所述第一输出端与所述第一负载之间，用以在被导通时传输所述第一输出信号至所述第一负载；以及

第四开关电路，耦接在所述第二输出端与所述第二负载之间，用以在被导通时传输所述第二输出信号至所述第二负载。

14.根据权利要求13所述的缓冲电路，其特征在于，

所述第三开关电路包括：

第一接地开关，耦接在所述第一输出端与接地电压端之间；以及

第一传输门，耦接在所述第一输出端与所述第一负载之间，其中所述第一接地开关与所述第一传输门的导通断开状态相反，

所述第四开关电路包括：

第二接地开关，耦接在所述第二输出端与所述接地电压端之间；以及

第二传输门，耦接在所述第二输出端与所述第二负载之间，其中所述第二接地开关与所述第二传输门的导通断开状态相反。

15.根据权利要求14所述的缓冲电路，其特征在于：

所述第一传输门包括：

第一P型晶体管，所述第一P型晶体管的第一端耦接所述第一输出端，所述第一P型晶体管的第二端耦接所述第一负载，且所述第一P型晶体管的控制端耦接所述接地电压端；以及

第一N型晶体管，所述第一N型晶体管的第一端耦接所述第一输出端，所述第一N型晶体管的第二端耦接所述第一负载，且所述第一N型晶体管的控制端接收控制电压，

所述第二传输门包括：

第二P型晶体管，所述第二P型晶体管的第一端耦接所述第二输出端，所述第二P型晶体管的第二端耦接所述第二负载，且所述第二P型晶体管的控制端耦接所述接地电压端；以及

第二N型晶体管，所述第二N型晶体管的第一端耦接所述第二输出端，所述第二N型晶体管的第二端耦接所述第二负载，且所述第二N型晶体管的控制端接收反相的所述控制电压。

16.根据权利要求15所述的缓冲电路，其特征在于，还包括：

基底电压切换电路，包括：

第三P型晶体管，所述第三P型晶体管的第一端耦接正电压端，所述第三P型晶体管的控制端接收第一切换信号，且第三P型晶体管的第二端提供所述第一P型晶体管的基底电压；

第三N型晶体管，所述第三N型晶体管的第一端耦接所述接地电压端，所述第三N型晶体管的控制端接收第二切换信号，且第三N型晶体管的第二端提供所述第一P型晶体管的所述基底电压；

第四P型晶体管，所述第四P型晶体管的第一端耦接所述接地电压端，所述第四P型晶体管的控制端接收第三切换信号，且第四P型晶体管的第二端提供所述第一N型晶体管的基底电压；

第四N型晶体管，所述第四N型晶体管的第一端耦接负电压端，所述第四N型晶体管的控制端接收第四切换信号，且第四N型晶体管的第二端提供所述第一N型晶体管的所述基底电压；

第五P型晶体管，所述第五P型晶体管的第一端耦接所述正电压端，所述第五P型晶体管的控制端接收第五切换信号，且第五P型晶体管的第二端提供所述第二P型晶体管的基底电压；

第五N型晶体管，所述第五N型晶体管的第一端耦接所述接地电压端，所述第五N型晶体管的控制端接收第六切换信号，且第五N型晶体管的第二端提供所述第二P型晶体管的所述基底电压；

第六P型晶体管，所述第六P型晶体管的第一端耦接所述接地电压端，所述第六P型晶体管的控制端接收第七切换信号，且第六P型晶体管的第二端提供所述第二N型晶体管的基底电压；以及

第六N型晶体管，所述第六N型晶体管的第一端耦接所述负电压端，所述第六N型晶体管的控制端接收第八切换信号，且第六N型晶体管的第二端提供所述第二N型晶体管的所述基底电压。