CN109860276B - 半导体器件及其形成方法 - Google Patents

Abstract

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。所述半导体器件包括：衬底；栅极层，位于所述衬底表面；所述衬底内具有沿沟道长度方向分布于所述栅极层相对两侧的源极漂移区和漏极漂移区，所述漏极漂移区中包括漏极区以及位于所述漏极区与所述沟道之间的绝缘隔离区，所述绝缘隔离区的深度小于或等于所述漏极区的深度。本发明在增大半导体器件的关态源漏击穿电压的同时，优化了器件版图面积，使得半导体器件能够保持原有的版图尺寸。

Description

半导体器件及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。

其中，3D NAND存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。

随着集成度的越来越高，3D NAND存储器已经从32层发展到64层、128层，甚至更高的层数。在3D NAND存储器的周边逻辑电路中，高压MOS(Metal Oxide Semiconductor，金属氧化物半导体)器件是实现存储单元编程与擦除的重要元件。关态源漏击穿电压(Drain toSource Breakdown Voltage，BV_DSS)是衡量MOS器件性能的一个重要参数。但是，现有的MOS器件的击穿电压较低，从而严重影响三维存储器的性能。

因此，如何提高MOS器件的关态源漏击穿电压，改善三维存储器的性能，是目前亟待解决的技术问题。

发明内容

本发明提供一种半导体器件及其形成方法，用于解决现有的MOS器件的源漏击穿电压较低的问题，以改善三维存储器的电性能。

为了解决上述问题，本发明提供了一种半导体器件，包括：

衬底；

栅极层，位于所述衬底表面；

所述衬底内具有沿沟道长度方向分布于所述栅极层相对两侧的源极漂移区和漏极漂移区，所述漏极漂移区中包括漏极区以及位于所述漏极区与所述沟道之间的绝缘隔离区，所述绝缘隔离区的深度小于或等于所述漏极区的深度。

优选的，所述绝缘隔离区包括：

隔离槽，自所述衬底形成有所述栅极层的表面向所述衬底内部延伸；

绝缘层，填充于所述隔离槽内。

优选的，还包括：

栅介质层，位于所述衬底与所述栅极层之间；

所述栅介质层与所述绝缘层的材料相同。

优选的，在沿所述沟道的长度方向上，所述隔离槽的宽度大于所述漏极区的宽度。

优选的，所述绝缘隔离区的深度等于所述漏极区的深度。

优选的，所述绝缘隔离区的深度为0.03μm～0.1μm。

优选的，所述衬底中具有第一掺杂离子，所述源极漂移区和所述漏极漂移区均具有第二掺杂离子；

所述第一掺杂离子与所述第二掺杂离子的导电类型相反。

优选的，还包括：

设置于所述衬底内部的浅沟槽隔离区，所述浅沟槽隔离区位于所述漏极漂移区远离所述沟道的一侧；

设置于所述衬底内部的引出区，所述引出区与所述漏极区分布于所述浅沟槽隔离区的相对两侧。

为了解决上述问题，本发明还提供了一种半导体器件的形成方法，包括如下步骤：

形成一衬底，所述衬底表面具有栅极层，所述衬底内具有沿沟道长度方向分布于所述栅极层相对两侧的源极漂移区和漏极漂移区；

形成绝缘隔离区于所述漏极漂移区；

形成漏极区于所述漏极漂移区，所述绝缘隔离区位于所述漏极区与所述沟道之间，且所述绝缘隔离区的深度小于或等于所述漏极区的深度。

优选的，形成绝缘隔离区于所述漏极漂移区的具体步骤包括：

自所述衬底形成有所述栅极层的表面刻蚀所述衬底，于所述漏极漂移区形成隔离槽；

填充绝缘材料于所述隔离槽内，形成绝缘层。

优选的，形成绝缘层的具体步骤包括：

沉积绝缘材料，形成填充于所述隔离槽内的绝缘层以及覆盖于所述衬底表面的覆盖层。

优选的，形成漏极区于所述漏极漂移区的具体步骤包括：

刻蚀所述覆盖层，形成暴露所述漏极漂移区的开口；

自所述开口注入掺杂离子，形成所述漏极区。

优选的，所述漏极区的深度等于所述隔离槽的深度。

优选的，在沿所述沟道的长度方向上，所述隔离槽的宽度大于所述开口的宽度。

优选的，所述衬底表面还包括位于所述栅极层与所述衬底之间的栅介质层；

所述栅介质层与所述绝缘层的材料相同。

优选的，所述隔离槽的深度为0.03μm～0.1μm。

优选的，形成一衬底的具体步骤包括：

提供一衬底，所述衬底表面具有栅极层，且所述衬底中具有第一掺杂离子；

于所述栅极层沿沟道长度方向的两侧分别注入第二掺杂离子，形成所述源极漂移区和所述漏极漂移区，所述第一掺杂离子与所述第二掺杂离子的导电类型相反。

本发明提供的半导体器件及其形成方法，通过在漏极漂移区设置一个横向的绝缘隔离区，且使得绝缘隔离区的深度小于或等于漏极区的深度，使得所述半导体器件具有以下几个方面的优势：第一，能够增大半导体器件的关态源漏击穿电压；第二，可以减小漏极区到沟道的距离，优化了器件版图面积，使得半导体器件能够保持原有的版图尺寸；第三，保留了源极漂移区和漏极漂移区的自对准工艺步骤，对于控制高压器件电流性能的波动性有很大帮助；第四，绝缘隔离区的形成工艺能够与浅沟槽隔离工艺完全兼容，保持了半导体器件的可靠性标准不会受到影响。

附图说明

附图1是本发明具体实施方式中半导体器件的结构示意图；

附图2是本发明具体实施方式中半导体器件的电流-电压特性曲线与现有技术中的半导体器件的电流-电压特性曲线；

附图3是本发明具体实施方式中半导体器件的形成方法流程图；

附图4A-4E是本发明具体实施方式在形成半导体器件的过程中的主要工艺截面示意图。

具体实施方式

下面结合附图对本发明提供的半导体器件及其形成方法的具体实施方式做详细说明。

随着3D NAND存储器技术进一步向QLC(Quad-Level Cell，四层存储单元)发展，在不扩大芯片面积的前提下，如何进一步提高CMOS高压器件关态源漏击穿电压是当前高压器件设计的一个重要方向。

当前主要采用在DEMOS(Drain-Extension MOS，漏极扩展金属氧化物半导体)和LDMOS(Lateral Double Diffused MOS，横向双扩散金属氧化物半导体)高压器件中形成漂移区的方式来提高器件的关态源漏击穿电压。

但是，在当前的DEMOS高压器件中，由于载流子运动比较靠近源极区和漏极区的衬底表面，相对横向电场的峰值也靠近衬底表面，且漏极区与栅极层在空间距离上较短，使得关态源漏击穿电压的提高受到限制(目前DEMOS的关态源漏击穿电压只能达到30V左右)。

另外，在当前的LDMOS高压器件中，由于位于漂移区内部的浅沟槽隔离结构(Shallow Trench Isolation，STI)的深度远远大于漏极区的深度，载流子的运动需要绕过漂移区内的STI，使得载流子运动的空间距离较大。该种结构虽然可以在一定程度上提高LDMOS高压器件的关态源漏击穿电压，但是在器件面积、导通电阻上都会有比较大的损失，对于需要严格控制器件尺寸的3D NAND存储器中逻辑电路的设计带来困难。而且，相较于采用LDD(Lightly Doped Drain，轻掺杂漏极区)自对准注入工艺形成漂移区的DEMOS高压器件而言，LDMOS高压器件中漂移区中的离子注入需要采用单独光罩，如果器件的栅长较小，漂移区和衬底阱区之间接触界面位置的微小偏移可能会导致器件性能的较大波动。

为了在提高半导体器件关态源漏击穿电压的同时，避免器件版图面积的增加，本具体实施方式提供了一种半导体器件，附图1是本发明具体实施方式中半导体器件的结构示意图。本具体实施方式中所述的半导体器件可以是应用于3D NAND存储器***逻辑电路中的高压MOS器件。

如图1所示，本具体实施方式提供的半导体器件，包括：

衬底10；

栅极层13，位于所述衬底10表面；

所述衬底10内具有沿沟道20长度方向分布于所述栅极层13相对两侧的源极漂移区11和漏极漂移区12，所述漏极漂移区12中包括漏极区14以及位于所述漏极区14与所述沟道20之间的绝缘隔离区16，所述绝缘隔离区16的深度小于或等于所述漏极区14的深度。

具体来说，所述栅极层13沿图1中的Y轴方向叠置于所述衬底10表面，所述源极漂移区11与所述漏极漂移区12沿图1中的X轴方向分布于所述栅极层13的相对两侧。本具体实施方式是以DEMOS高压器件结构为基础，因此也可以采用自对准工艺形成所述源极漂移区11与所述漏极漂移区12，从而有助于控制高压器件电流性能的波动性。其中，所述栅极层13的材料可以是但不限于多晶硅。

本具体实施方式中所述绝缘隔离区16沿Y轴方向(即垂直于所述衬底10的方向)的深度小于或者等于所述漏极区14的深度，所述绝缘隔离区16沿X轴方向的宽度大于其沿Y轴方向的深度，即所述绝缘隔离区16横向(沿X轴方向)延伸，一方面能够增大所述半导体器件的关态源漏击穿电压；另一方面，在保持电路版图设计中半导体器件所需要的面积不增加的同时，减小载流子自所述漏极区14运动至所述沟道20的路径长度，使得半导体器件导通电阻的增加也控制在可接受的范围内，对3D NAND存储器***CMOS逻辑器件的设计规则和电路版图布局都不需要特殊改变，对原有电路结构设计的影响很小。

附图2是本发明具体实施方式中半导体器件的电流-电压特性曲线与现有技术中的半导体器件的电流-电压特性曲线，图2中第一曲线21表示现有技术中DEMOS器件的电流-电压特性曲线，第二曲线22表示本具体实施方式提供的半导体器件的电流-电压特性曲线。表1是现有的DEMOS器件电性能与本具体实施方式提供的半导体器件电性能对比表。在表1中，Vtl表示半导体器件的线形区阈值电压，Vts表示半导体器件的饱和区阈值电压，Ids表示源漏电流，Ioff表示关态电流。由表1以及图2可知，本具体实施方式提供的半导体器件的关态源漏击穿电压可以提高2V，而Ids只降低了13％。

表1现有DEMOS器件与本具体实施方式的半导体器件电性能对比表

优选的，所述绝缘隔离区16包括：

隔离槽，自所述衬底10形成有所述栅极层13的表面向所述衬底10内部延伸；

绝缘层，填充于所述隔离槽内。

具体来说，所述绝缘隔离区16是通过对所述衬底10形成有所述栅极层13的表面进行刻蚀，形成隔离槽，并在所述隔离槽内填充绝缘层形成的。

优选的，所述半导体器件还包括：

栅介质层17，位于所述衬底10与所述栅极层13之间；

所述栅介质层17与所述绝缘层的材料相同。

优选的，在沿所述沟道20的长度方向上，所述隔离槽的宽度大于所述漏极区14的宽度。

具体来说，所述绝缘隔离区16沿X轴方向上的宽度大于所述漏极区14沿X轴方向上的宽度，从而进一步延长了载流子的运动路径，使得所述半导体器件的关态源漏击穿电压进一步得到提高。本领域技术人员可以根据实际需要设置所述绝缘隔离区16与所述漏极区14之间的相对宽度比例，本具体实施方式对此不作限定。

优选的，所述绝缘隔离区16的深度等于所述漏极区14的深度。更优选的，所述绝缘隔离区16的深度为0.03μm～0.1μm。本具体实施方式中，将所述绝缘隔离区16沿Y轴方向的深度设置为0.05μm。

优选的，所述衬底10中具有第一掺杂离子，所述源极漂移区11和所述漏极漂移区12均具有第二掺杂离子；

所述第一掺杂离子与所述第二掺杂离子的导电类型相反。

优选的，所述半导体器件还包括：

设置于所述衬底10内部的浅沟槽隔离区18，所述浅沟槽隔离区18位于所述漏极漂移区12远离所述沟道20的一侧；

设置于所述衬底10内部的引出区19，所述引出区19与所述漏极区14分布于所述浅沟槽隔离区18的相对两侧。

所述引出区19用于引出所述衬底10的电信号。本具体实施方式中所述绝缘隔离区16的形成工艺可以与半导体器件中浅沟槽隔离区18的形成工艺兼容，从而避免对半导体器件的可靠性标准造成影响。

举例来说，所述半导体器件为NMOS高压器件，所述衬底10中掺杂有P-型离子，形成P-型阱；所述源极漂移区11与所述漏极漂移区12均为轻掺N-型离子的区域；所述漏极区14与源极区15均为重掺N-型离子的区域；所述引出区19为重掺P-型离子的区域。

不仅如此，本具体实施方式还提供了一种半导体器件的形成方法，附图3是本发明具体实施方式中半导体器件的形成方法流程图，附图4A-4E是本发明具体实施方式在形成半导体器件的过程中的主要工艺截面示意图，本具体实施方式形成的半导体器件的结构可以如图1所示。如图1、图3和图4A-图4E所示，本具体实施方式提供的半导体器件的形成方法，包括如下步骤：

步骤S31，形成一衬底10，所述衬底10表面具有栅极层13，所述衬底10内具有沿沟道20长度方向分布于所述栅极层13相对两侧的源极漂移区11和漏极漂移区12，如图4A所示。

优选的，形成一衬底10的具体步骤包括：

提供一衬底10，所述衬底10表面具有栅极层13，且所述衬底10中具有第一掺杂离子；

于所述栅极层13沿沟道20长度方向的两侧分别注入第二掺杂离子，形成所述源极漂移区11和所述漏极漂移区12，所述第一掺杂离子与所述第二掺杂离子的导电类型相反。

具体来说，提供一衬底10之后，通过对所述衬底10进行P-型离子的注入，于衬底10中形成P-型阱；然后，于所述衬底10表面沉积多晶硅材料，形成所述栅极层13；接着，采用自对准工艺，向所述栅极层13两侧的所述衬底10内注入N-型离子，形成所述源极区11和所述漏极区12。

步骤S32，形成绝缘隔离区16于所述漏极漂移区12，如图4C所示。

优选的，形成绝缘隔离区16于所述漏极漂移区12的具体步骤包括：

自所述衬底10形成有所述栅极层13的表面刻蚀所述衬底10，于所述漏极漂移区12形成隔离槽30，如图4B所示；

填充绝缘材料于所述隔离槽30内，形成绝缘层31，如图4C所示。

优选的，形成绝缘层31的具体步骤包括：

沉积绝缘材料，形成填充于所述隔离槽30内的绝缘层31以及覆盖于所述衬底10表面的覆盖层32。

具体来说，所述衬底10的材料可以为但不限于硅。在形成所述衬底10之后，采用硅刻蚀工艺，自所述衬底10形成有所述栅极层13的表面刻蚀，形成所述隔离槽30。在刻蚀过程中，控制刻蚀深度为0.03μm～0.1μm，更优选的，控制刻蚀深度为0.05μm。之后，采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺沉积二氧化硅等绝缘材料，形成所述绝缘层31和所述覆盖层32。其中，所述绝缘层31填充满所述隔离槽30，即所述绝缘层31的厚度大于或者等于所述隔离槽30的深度。

步骤S33，形成漏极区14于所述漏极漂移区12，所述绝缘隔离区16位于所述漏极区14与所述沟道20之间，且所述绝缘隔离区16的深度小于或等于所述漏极区14的深度，如图4E所示。

优选的，形成漏极区14于所述漏极漂移区12的具体步骤包括：

刻蚀所述覆盖层32，形成暴露所述漏极漂移区12的开口如图4D所示；

自所述开口注入掺杂离子，形成所述漏极区14。

具体来说，所述覆盖层31至少覆盖与所述源极漂移区11和所述漏极漂移区12对应的所述衬底10表面。通过刻蚀所述覆盖层31，同时形成暴露所述原价漂移区11和所述漏极漂移区12；然后，采用离子注入工艺，注入N-型离子至所述源极漂移区11和所述漏极漂移区，同时形成重掺的源极15和漏极14。

优选的，所述漏极区14的深度等于所述隔离槽30的深度。

优选的，在沿所述沟道20的长度方向上，所述隔离槽30的宽度大于所述开口的宽度。

本具体实施方式同时控制所述漏极区14与所述绝缘隔离区16的相对深度和相对宽度，从而进一步在提高关态源漏击穿电压的同时，优化电路版图设计。

优选的，所述衬底10表面还包括位于所述栅极层13与所述衬底10之间的栅介质层17；

所述栅介质层17与所述绝缘层31的材料相同。

本具体实施方式提供的半导体器件及其形成方法，通过在漏极漂移区设置一个横向的绝缘隔离区，且使得绝缘隔离区的深度小于或等于漏极区的深度，使得所述半导体器件具有以下几个方面的优势：第一，能够增大半导体器件的关态源漏击穿电压；第二，可以减小漏极区到沟道的距离，优化了器件版图面积，使得半导体器件能够保持原有的版图尺寸；第三，保留了源极漂移区和漏极漂移区的自对准工艺步骤，对于控制高压器件电流性能的波动性有很大帮助；第四，绝缘隔离区的形成工艺能够与浅沟槽隔离工艺完全兼容，保持了半导体器件的可靠性标准不会受到影响。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (16)

1.一种半导体器件，其特征在于，包括：

衬底，所述衬底中具有第一掺杂离子；

栅极层，位于所述衬底表面；

所述衬底内具有沿沟道长度方向分布于所述栅极层相对两侧的源极漂移区和漏极漂移区，所述沟道位于所述源极漂移区和所述漏极漂移区之间，所述漏极漂移区中包括漏极区、以及位于所述漏极区与所述沟道之间的绝缘隔离区，所述绝缘隔离区的深度小于或等于所述漏极区的深度，所述栅极层在所述衬底上的投影与所述绝缘隔离区相互分离，所述源极漂移区和所述漏极漂移区采用自对准工艺形成，且所述源极漂移区和所述漏极漂移区均具有第二掺杂离子，所述第一掺杂离子与所述第二掺杂离子的导电类型相反。

2.根据权利要求1所述的半导体器件，其特征在于，所述绝缘隔离区包括：隔离槽，自所述衬底形成有所述栅极层的表面向所述衬底内部延伸；

绝缘层，填充于所述隔离槽内。

3.根据权利要求2所述的半导体器件，其特征在于，还包括：

栅介质层，位于所述衬底与所述栅极层之间；

所述栅介质层与所述绝缘层的材料相同。

4.根据权利要求2所述的半导体器件，其特征在于，在沿所述沟道的长度方向上，所述隔离槽的宽度大于所述漏极区的宽度。

5.根据权利要求1所述的半导体器件，其特征在于，所述绝缘隔离区的深度等于所述漏极区的深度。

6.根据权利要求1所述的半导体器件，其特征在于，所述绝缘隔离区的深度为0.03μm～0.1μm。

7.根据权利要求1所述的半导体器件，其特征在于，还包括：

设置于所述衬底内部的浅沟槽隔离区，所述浅沟槽隔离区位于所述漏极漂移区远离所述沟道的一侧；

设置于所述衬底内部的引出区，所述引出区与所述漏极区分布于所述浅沟槽隔离区的相对两侧。

8.一种半导体器件的形成方法，其特征在于，包括如下步骤：

形成一衬底，所述衬底表面具有栅极层，所述衬底中具有第一掺杂离子，所述衬底内具有沿沟道长度方向分布于所述栅极层相对两侧、且采用自对准工艺形成的源极漂移区和漏极漂移区，所述沟道位于所述源极漂移区和所述漏极漂移区之间，所述源极漂移区和所述漏极漂移区均具有第二掺杂离子，所述第一掺杂离子与所述第二掺杂离子的导电类型相反；

形成绝缘隔离区于所述漏极漂移区，所述栅极层在所述衬底上的投影与所述绝缘隔离区相互分离；

形成漏极区于所述漏极漂移区，所述绝缘隔离区位于所述漏极区与所述沟道之间，且所述绝缘隔离区的深度小于或等于所述漏极区的深度。

9.根据权利要求8所述的半导体器件的形成方法，其特征在于，形成绝缘隔离区于所述漏极漂移区的具体步骤包括：

自所述衬底形成有所述栅极层的表面刻蚀所述衬底，于所述漏极漂移区形成隔离槽；

填充绝缘材料于所述隔离槽内，形成绝缘层。

10.根据权利要求9所述的半导体器件的形成方法，其特征在于，形成绝缘层的具体步骤包括：

沉积绝缘材料，形成填充于所述隔离槽内的绝缘层以及覆盖于所述衬底表面的覆盖层。

11.根据权利要求10所述的半导体器件的形成方法，其特征在于，形成漏极区于所述漏极漂移区的具体步骤包括：

刻蚀所述覆盖层，形成暴露所述漏极漂移区的开口；

自所述开口注入掺杂离子，形成所述漏极区。

12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述漏极区的深度等于所述隔离槽的深度。

13.根据权利要求11所述的半导体器件的形成方法，其特征在于，在沿所述沟道的长度方向上，所述隔离槽的宽度大于所述开口的宽度。

14.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述衬底表面还包括位于所述栅极层与所述衬底之间的栅介质层；

所述栅介质层与所述绝缘层的材料相同。

15.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述隔离槽的深度为0.03μm～0.1μm。

16.根据权利要求9所述的半导体器件的形成方法，其特征在于，形成一衬底的具体步骤包括：

提供一衬底，所述衬底表面具有栅极层；

于所述栅极层沿沟道长度方向的两侧分别注入第二掺杂离子，形成所述源极漂移区和所述漏极漂移区。

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