CN109857693B - 一种自适应串行时钟序列检测装置及方法 - Google Patents

一种自适应串行时钟序列检测装置及方法 Download PDF

Info

Publication number
CN109857693B
CN109857693B CN201910150540.0A CN201910150540A CN109857693B CN 109857693 B CN109857693 B CN 109857693B CN 201910150540 A CN201910150540 A CN 201910150540A CN 109857693 B CN109857693 B CN 109857693B
Authority
CN
China
Prior art keywords
gate
clock sequence
detection unit
sequence detection
output end
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910150540.0A
Other languages
English (en)
Other versions
CN109857693A (zh
Inventor
汪欣
刘勤让
沈剑良
杨堃
吕平
宋克
李沛杰
朱珂
陈艇
张丽
丁旭
赵博
张文建
汤先拓
徐庆阳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Information Technology Innovation Center Of Tianjin Binhai New Area
Tianjin Xinhaichuang Technology Co ltd
Original Assignee
Information Technology Innovation Center Of Tianjin Binhai New Area
Tianjin Xinhaichuang Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Information Technology Innovation Center Of Tianjin Binhai New Area, Tianjin Xinhaichuang Technology Co ltd filed Critical Information Technology Innovation Center Of Tianjin Binhai New Area
Priority to CN201910150540.0A priority Critical patent/CN109857693B/zh
Publication of CN109857693A publication Critical patent/CN109857693A/zh
Application granted granted Critical
Publication of CN109857693B publication Critical patent/CN109857693B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明提供了一种自适应串行时钟序列检测装置及检测方法，装置包括时钟序列，时钟序列连接COM字符检测模块，COM字符检测模块连接PCIe时钟序列检测单元，PCIe时钟序列检测单元连接RapidIO时钟序列检测单元，RapidIO时钟序列检测单元输出检测结果。本发明能够实现串行检测RapidIO和PCIe两种协议时钟补偿序列，根据不同的时钟补偿序列自行选择检测模块串且同时关闭非当前协议检测模块，阻断非当前协议检测模块输入，避免数据流中出现另一协议时钟补偿序列的小概率事件造成的影响；本发明在检测出时钟补偿序列的同时，给出对应协议的指示，方便与之接口的模块向自适应硬件方向修改。

Description

一种自适应串行时钟序列检测装置及方法
技术领域
本发明属于时钟序列检测技术领域，尤其是涉及一种自适应串行时钟序列检测装置及方法。
背景技术
RapidIO技术主要面向高性能嵌入式***的互联通信，比以太网的传输效率更高。而且由于RapidIO路由、交换、容错纠错、使用方便性上有较完善的考虑，可以实现基于硬件的高性能可靠数据传输。
PCI Express(PCIe)是一种能够应用于移动设备、台式电脑、工作站、服务器、嵌入式计算和通信平台等所有周边I/O设备互联的总线。
二者均可以使用串行链路进行高速传输。两种协议物理层具有极高相似度，可抽象为由串行解串PMA(physical media attachment物理介质附件层)层和PCS(physicalcoding sub-layer物理编码子层)层构成的模型。如图1所示。
在接收侧PCS中为消除发送端与接收端时钟相位差，二协议均设计有弹性缓存模块。如图2。弹性缓存设计可分为：时钟补偿序列检测、指针控制、同步单元、阈值检测、存储器。如图3。弹性缓存通过指针控制来添加或删除某特定序列来达到时钟补偿的目的。RapidIO协议时钟补偿序列是按照8b/10b编码表中特定码字组合而成。码字组合序列为|K||R||R||R|。PCIe协议时钟补偿序列被成为SKIP序集，由一个COM字符和后面三个SKP字符组成。无论RapidIO的|K||R||R||R|组合，还是PCIe SKIP序集，都是按照8b/10b编码组合而成。如图4。
在当前时钟补偿序列检测设计、实现中，均采用对单一协议的匹配，串未考虑硬件对协议的兼容性情况。因此，当发生协议变换时，则需要时钟补偿序列检测重新设计。硬件结构无法重复使用，浪费设计时间与人力。
发明内容
有鉴于此，本发明旨在提出一种自适应串行时钟序列检测装置，以解决上述背景技术中提到的问题。
为达到上述目的，本发明的技术方案是这样实现的：
一种自适应串行时钟序列检测装置，包括时钟序列输入端，所述时钟序列输入端连接COM字符检测模块的输入端，所述COM检测模块的输出端连接PCIe时钟序列检测单元的输入端，所述PCIe时钟序列检测单元的输出端连接RapidIO时钟序列检测单元的输入端，所述RapidIO时钟序列检测单元的输出端输出检测结果；
所述PCIe时钟序列检测单元包括3个串联的SKP字符检测模块，所述SKP字符检测模块的输出端与所述COM字符检测模块的输出端一同连接到第一与门电路的输入端，所述第一与门电路的输出端输出PCIe时钟补偿序列指示信号，所述第一与门电路的输出端还连接第一逻辑电路，通过第一逻辑电路产生PCIe协议指示信号；所述第一逻辑电路还通过第三选通器连接所述RapidIO时钟序列检测单元；
所述RapidIO时钟序列检测单元包括3个串联的R字符检测模块，所述R字符检测模块的输出端与所述COM字符检测模块的输出端一同连接到第二与门电路的输入端，所述第二与门电路的输出端输出RapidIO时钟补偿序列指示信号，所述第二与门电路的输出端还连接第二逻辑电路，通过第二逻辑电路产生RapidIO协议指示信号；所述第二逻辑电路还通过第四选通器连接PCIe时钟序列检测单元。
进一步的，所述第一逻辑电路包括第一选通器和第一D触发器，所述第一选通器的输出端连接第一D触发器的输入端，所述第一选通器的控制输入端连接第一与门电路的输出端，所述第一D触发器的输出端一方面连接第一选通器的输入端，另一方面连接第三选通器的控制输入端。
进一步的，所述第二逻辑电路包括第二选通器和第二D触发器，所述第二选通器的输出端连接第二D触发器的输入端，所述第二选通器的控制输入端连接第二与门电路的输出端，所述第二D触发器的输出端一方面连接第二选通器的输入端，另一方面连接第四选通器的控制输入端。
进一步的，所述第一选通器、第二选通器、第三选通器、第四选通器均为二选一选通器。
相对于现有技术，本发明所述的一种自适应串行时钟序列检测装置具有以下优势：
(1)本发明能够实现串行检测RapidIO和PCIe两种协议时钟补偿序列，根据不同的时钟补偿序列自行选择检测模块串且同时关闭非当前协议检测模块，阻断非当前协议检测模块输入，避免数据流中出现另一协议时钟补偿序列的小概率事件造成的影响；
(2)本发明在检测出时钟补偿序列的同时，给出对应协议的指示，方便与之接口的模块向自适应硬件方向修改；
(3)本发明可以兼容检测RapidIO、PCIe协议时钟补偿序列，提高硬件结构可重用性。
本发明的另一目的在于提出一种自适应串行时钟序列检测方法，以实现RapidIO和PCIe两种协议的串行时钟序列检测。
为达到上述目的，本发明的技术方案是这样实现的：
一种自适应串行时钟序列检测方法，具体包括如下步骤
(1)数据流流入PCIe时钟序列检测单元和RapidIO时钟序列检测单元进行检测；
(2)若PCIe时钟序列检测单元检测到连续SKP字符，则通过第三选通器将RapidIO时钟序列检测单元的使能信号置为无效，输出来自PCIe时钟序列检测单元的数据；
(3)若RapidIO时钟序列检测单元检测到连续K字符，则通过第四选通器将PCIe时钟序列检测单元的使能信号置为无效，输出来自RapidIO时钟序列检测单元的数据。
本发明所述的一种自适应串行时钟序列检测方法与上述一种自适应串行时钟序列检测装置的有益效果相同，在此不再赘述。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，串不构成对本发明的不当限定。在附图中：
图1为本发明背景技术中所述的协议物理层抽象模型示意图；
图2为本发明背景技术中所述的异步数据通信提供简图；
图3为本发明背景技术中所述的弹性缓存设计图；
图4为本发明背景技术中所述的RapidIO与PCIe时钟补偿序列图；
图5为本发明实施例中所述的自适应串行时钟补偿检测装置图。
附图标记说明：
1-PCIe时钟序列检测单元；2-RapidIO时钟序列检测单元；3-第一与门电路；4-第一逻辑电路；41-第一选通器；42-第一D触发器；5-第三选通器；6-第二与门电路；7-第二逻辑电路；71-第二选通器；72-第二D触发器；8-第四选通器。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明中的具体含义。
下面将参考附图串结合实施例来详细说明本发明。
本发明提供一种自适应RapidIO和PCIe两种协议的串行时钟序列检测的装置及方法。由图4可知，字符检测单元模块主要检测K28.0，K28.5，K29.7三种码型，即检测K字符或者COM字符，SKP字符、R字符，串给出检测成功指示。图5中PCIe时钟序列检测单元和RapidIO时钟序列检测单元二个检测模块均按照上述原理进行实现。
如图5所示，一种自适应串行时钟序列检测装置，包括时钟序列输入端，所述时钟序列输入端连接COM字符检测模块的输入端，所述COM检测模块的输出端连接PCIe时钟序列检测单元1的输入端，所述PCIe时钟序列检测单元1的输出端连接RapidIO时钟序列检测单元2的输入端，所述RapidIO时钟序列检测单元2的输出端输出检测结果；
所述PCIe时钟序列检测单元1包括3个串联的SKP字符检测模块，所述SKP字符检测模块的输出端与所述COM字符检测模块的输出端一同连接到第一与门电路3的输入端，所述第一与门电路3的输出端输出PCIe时钟补偿序列指示信号，所述第一与门电路3的输出端还连接第一逻辑电路4，通过第一逻辑电路4产生PCIe协议指示信号；所述第一逻辑电路4还通过第三选通器5连接所述RapidIO时钟序列检测单元2；
所述RapidIO时钟序列检测单元2包括3个串联的R字符检测模块，所述R字符检测模块的输出端与所述COM字符检测模块的输出端一同连接到第二与门电路6的输入端，所述第二与门电路6的输出端输出RapidIO时钟补偿序列指示信号，所述第二与门电路6的输出端还连接第二逻辑电路7，通过第二逻辑电路7产生RapidIO协议指示信号；所述第二逻辑电路7还通过第四选通器8连接PCIe时钟序列检测单元1。
所述第一逻辑电路4包括第一选通器41和第一D触发器42，所述第一选通器41的输出端连接第一D触发器42的输入端，所述第一选通器41的控制输入端连接第一与门电路3的输出端，所述第一D触发器42的输出端一方面连接第一选通器41的输入端，另一方面连接第三选通器5的控制输入端。
所述第二逻辑电路7包括第二选通器71和第二D触发器72，所述第二选通器71的输出端连接第二D触发器72的输入端，所述第二选通器71的控制输入端连接第二与门电路6的输出端，所述第二D触发器72输出端一方面连接第二选通器71的输入端，另一方面连接第四选通器8的控制输入端。
所述第一选通器41、第二选通器71、第三选通器5、第四选通器8均为二选一选通器。
本发明的工作过程如下：数据进入时钟序列兼容性检测模块，数据串行流入COM字符检测模块来检测K28.5码型，SKP检测检测K28.0码型，在R检测中检测K29.7码型。在每个码型检测成功后给出标志信号。
如图4所示，PCIe时钟序列排布为COM字符后连续三个SKP字符，RapidIO时钟序列排布为COM字符后连续三个R字符。在未检测到任何协议状态前，数据流进入图5中PCIe时钟序列检测单元1如果检测到连续SKP字符则会产生PCIe时钟补偿序列指示信号，同时通过第一逻辑电路4结构则会产生PCIe协议指示信号。PCIe协议指示信号则会通过第三选通器5将RapidIO时钟序列检测单元2的使能信号置为无效，实现RapidIO时钟序列检测单元2进入不检测模式，确保RapidIO序列指示和RapidIO协议指示处于无效状态。
同样原理，当在未检测到任何协议状态前，数据流进入图5中RapidIO时钟序列检测单元2，如果检测到连续的K字符，则会产生RapidIO时钟补偿序列指示信号，同,时通过第二逻辑电路7结构则产生RapidIO协议指示信号。RapidIO协议指示信号则通过第四选通器8将PCIe时钟序列检测单元1的使能信号置为无效，实现PCIe时钟序列检测单元1进入非检测模式，确保其输出的PCIe序列指示和PCIe协议指示处于无效状态。
本发明实现串行检测RapidIO和PCIe两种协议时钟补偿序列，根据不同的时钟补偿序列自行选择检测模块并且同时关闭非当前协议检测模块，避免数据流中出现另一协议时钟补偿序列的小概率事件造成的影响。在检测出时钟补偿序列的同时，给出对应协议的指示，方便与之接口的模块向自适应硬件方向修改。本发明可以兼容检测RapidIO、PCIe协议时钟补偿序列，提高硬件结构可重用性。
以上所述仅为本发明的较佳实施例而已，串不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种自适应串行时钟序列检测装置，其特征在于：包括时钟序列输入端，所述时钟序列输入端连接COM字符检测模块的输入端，所述COM字符检测模块的输出端连接PCIe时钟序列检测单元的输入端，所述PCIe时钟序列检测单元的输出端连接RapidIO时钟序列检测单元的输入端，所述RapidIO时钟序列检测单元的输出端输出检测结果；
所述PCIe时钟序列检测单元包括3个串联的SKP字符检测模块，所述SKP字符检测模块的输出端与所述COM字符检测模块的输出端一同连接到第一与门电路的输入端，所述第一与门电路的输出端输出PCIe时钟补偿序列指示信号，所述第一与门电路的输出端还连接第一逻辑电路，通过第一逻辑电路产生PCIe协议指示信号；所述第一逻辑电路还通过第三选通器连接所述RapidIO时钟序列检测单元；
所述RapidIO时钟序列检测单元包括3个串联的R字符检测模块，所述R字符检测模块的输出端与所述COM字符检测模块的输出端一同连接到第二与门电路的输入端，所述第二与门电路的输出端输出RapidIO时钟补偿序列指示信号，所述第二与门电路的输出端还连接第二逻辑电路，通过第二逻辑电路产生RapidIO协议指示信号；所述第二逻辑电路还通过第四选通器连接PCIe时钟序列检测单元。
2.根据权利要求1所述的一种自适应串行时钟序列检测装置，其特征在于：所述第一逻辑电路包括第一选通器和第一D触发器，所述第一选通器的输出端连接第一D触发器的输入端，所述第一选通器的控制输入端连接第一与门电路的输出端，所述第一D触发器的输出端一方面连接第一选通器的输入端，另一方面连接第三选通器的控制输入端。
3.根据权利要求1所述的一种自适应串行时钟序列检测装置，其特征在于：所述第二逻辑电路包括第二选通器和第二D触发器，所述第二选通器的输出端连接第二D触发器的输入端，所述第二选通器的控制输入端连接第二与门电路的输出端，所述第二D触发器的输出端一方面连接第二选通器的输入端，另一方面连接第四选通器的控制输入端。
4.根据权利要求1所述的一种自适应串行时钟序列检测装置，其特征在于：所述第一选通器、第二选通器、第三选通器、第四选通器均为二选一选通器。
5.一种利用权利要求1-4任一项所述的自适应串行时钟序列检测装置的检测方法，其特征在于：具体包括如下步骤
（1）数据流流入PCIe时钟序列检测单元和RapidIO时钟序列检测单元进行检测；
（2）若PCIe时钟序列检测单元检测到连续SKP字符，则通过第三选通器将RapidIO时钟序列检测单元的使能信号置为无效，输出来自PCIe时钟序列检测单元的数据；
（3）若RapidIO时钟序列检测单元检测到连续K字符，则通过第四选通器将PCIe时钟序列检测单元的使能信号置为无效，输出来自RapidIO时钟序列检测单元的数据。
CN201910150540.0A 2019-02-28 2019-02-28 一种自适应串行时钟序列检测装置及方法 Active CN109857693B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910150540.0A CN109857693B (zh) 2019-02-28 2019-02-28 一种自适应串行时钟序列检测装置及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910150540.0A CN109857693B (zh) 2019-02-28 2019-02-28 一种自适应串行时钟序列检测装置及方法

Publications (2)

Publication Number Publication Date
CN109857693A CN109857693A (zh) 2019-06-07
CN109857693B true CN109857693B (zh) 2023-03-07

Family

ID=66899269

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910150540.0A Active CN109857693B (zh) 2019-02-28 2019-02-28 一种自适应串行时钟序列检测装置及方法

Country Status (1)

Country Link
CN (1) CN109857693B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110362278A (zh) * 2019-07-23 2019-10-22 天津国芯科技有限公司 一种高速传输的弹性缓存装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7499516B2 (en) * 2004-11-19 2009-03-03 Agere Systems, Inc. Methods and apparatus for interface buffer management and clock compensation in data transfers
US8949501B1 (en) * 2010-10-31 2015-02-03 Integrated Device Technology, Inc. Method and apparatus for a configurable packet routing, buffering and scheduling scheme to optimize throughput with deadlock prevention in SRIO-to-PCIe bridges
US8730983B1 (en) * 2010-10-31 2014-05-20 Integrated Device Technology, Inc. Method and apparatus for a configurable packet routing, buffering and scheduling scheme to optimize throughput with deadlock prevention in SRIO-to-PCIe bridges
JP2012226822A (ja) * 2011-04-15 2012-11-15 Samsung Electronics Co Ltd 不揮発性メモリ装置
CN103885527A (zh) * 2014-04-15 2014-06-25 东南大学 一种基于rrc编码的时钟偏差补偿装置
CN106484360B (zh) * 2015-08-28 2019-05-07 华为技术有限公司 相似度检测装置
CN208112611U (zh) * 2017-09-26 2018-11-16 天津光电通信技术有限公司 一种信噪比可调的中频信号发生器

Also Published As

Publication number Publication date
CN109857693A (zh) 2019-06-07

Similar Documents

Publication Publication Date Title
Fuller RapidIO: The embedded system interconnect
US7103823B2 (en) Communication between multi-processor clusters of multi-cluster computer systems
US7159137B2 (en) Synchronized communication between multi-processor clusters of multi-cluster computer systems
US7117419B2 (en) Reliable communication between multi-processor clusters of multi-cluster computer systems
EP1825382B1 (en) Low protocol, high speed serial transfer for intra-board or inter-board data communication
US6910145B2 (en) Data transmission across asynchronous clock domains
US8463962B2 (en) MAC and PHY interface arrangement
EP2778939A2 (en) Optical memory extension architecture
US20020184552A1 (en) Parallel data communication having skew intolerant data groups
US7395347B2 (en) Communication between and within multi-processor clusters of multi-cluster computer systems
JP5531655B2 (ja) シリアルデータ受信回路装置及びシリアルデータ受信方法
WO2005015864A1 (en) Auto realignment of multiple serial byte-lanes
CN109857693B (zh) 一种自适应串行时钟序列检测装置及方法
US20170286357A1 (en) Method, Apparatus And System For Communicating Between Multiple Protocols
US7339995B2 (en) Receiver symbol alignment for a serial point to point link
US7386626B2 (en) Bandwidth, framing and error detection in communications between multi-processor clusters of multi-cluster computer systems
CN114442514B (zh) 一种基于fpga的usb3.0/3.1控制***
CN109726162B (zh) 一种自适应并行时钟序列检测装置及方法
KR20060127084A (ko) 고속 비동기 링크 상에서 디버그 포트를 통한 통과
US8792348B1 (en) Serial link interface power control method and apparatus with selective idle data discard
Fu et al. Exploiting parity computation latency for on-chip crosstalk reduction
CN104009823A (zh) 一种SerDes技术中的错位检测与纠错电路
US10979210B1 (en) Synchronization headers for serial data transmission with multi-level signaling
WO2010146714A1 (ja) データ転送方法、コード変換回路及び装置
CN109831192A (zh) 用于传送器、接收器的物理层电路及其方法、及通讯***

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant