WO2010146714A1

WO2010146714A1 - データ転送方法、コード変換回路及び装置

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Publication number: WO2010146714A1
Application number: PCT/JP2009/061234
Authority: WO
Inventors: 誠之岡田
Original assignee: 富士通株式会社
Priority date: 2009-06-19
Filing date: 2009-06-19
Publication date: 2010-12-23

Abstract

　データ転送方法において、ビット幅Ｍ（Ｍは３以上の自然数）のデータキャラクタとビット幅Ｎ（Ｎは１以上の自然数）の制御キャラクタを多重化すると共に、反転型シンボルコードであるか否かを示す反転制御ビットを付加してＭ＋１又はＮ＋３の何れか大きい方のビット幅を有するシンボルコードを生成し、前記シンボルコードをパラレルデータからシリアルデータに変換して伝送路へ出力することでデータ転送を行い、前記シンボルコードの生成は、制御キャラクタ有効信号及び前記データキャラクタに含まれる所定論理値の数を示す所定極性のディスパリティ値に基づいて転送データを決定するようにする。

Description

データ転送方法、コード変換回路及び装置

　本発明は、データ転送方法、コード変換回路及び装置に関する。

　従来、大規模集積回路（ＬＳＩ：Large Scale Integrated circuit）間、又は、ＬＳＩを有する装置間の情報伝送には、比較的低速なパラレルデータバスが用いられていた。しかし、パラレルデータバスは、簡易にＬＳＩ間又は装置間を結合可能にするものの、信号間に発生するスキューのため情報伝送能力を向上することは難しかった。そこで、近年はＬＳＩ間又は装置間の結合に比較的高速なシリアルバスを用いるようになった。

　高速シリアル伝送を行う典型的な例として、ＰＣＩ（Peripheral Component Interconnect）エクスプレス（以下、PCI Expressと言う）が知られている。このPCI Expressでは、高速シリアル伝送を可能にする目的で、８Ｂ１０Ｂ方式と呼ばれるコード化方式が採用されている（例えば、特許文献１）。この８Ｂ１０Ｂ方式は、PCI Expressの他に、イーサーネット（Ethernet）、ファイバチャネル（Fiber Channel）、IEEE 1394等で採用されている。

　８Ｂ１０Ｂ方式は、大きく分けて以下の２つの特徴を有する。第１に、図１に示すＤキャラクタと呼ばれる２５６種類の８ビットのデータキャラクタと、図２に示す１２種類のＫキャラクタと呼ばれる制御キャラクタを多重化して、３ビット及び５ビットのルックアップテーブルＬＵＴを用いて１０ビットのシンボルコードに変換して伝送する。図１は、一例として８ビットのＤキャラクタ、Ｋキャラクタ、制御キャラクタ有効信号、及びディスパリティ値に基づいてルックアップテーブルＬＵＴを用いて１０ビットのシンボルコードを出力する場合を示す。図２は、Ｋキャラクタのコード、シンボル、名称及び意味を示す。第２に、１０ビットシンボル中では最大で５ビットの連続するビット値しか出現しない様に定義されているので、１０ビットシンボル中には必ず１回以上のビット値の遷移が含まれており、受信側装置でのクロック再生が容易になる。尚、ビット値の遷移とは、ビットの値が０から１、又は、１から０に遷移することを意味する。

　又、８Ｂ１０Ｂ方式では、ディスパリティを利用してＤＣバランスを調整するので、伝送特性が良好である。ＤＣバランスとは、例えば伝送路上のビット値について、一定期間（時間）に区切ってその期間中に出現した値「０」の個数と値「１」の個数の比率を示す。ＤＣバランスが良好であるということは、一定期間に出現した値「０」の個数と値「１」の個数が略同じであることを示す。

　しかし、従来の８Ｂ１０Ｂ方式では、シリアル転送時のオーバーヘッドが比較的大きいため、シリアルバスの帯域幅を比較的多く消費してしまう。具体的には８ビットのデータキャラクタを１０ビットに変換するので、帯域幅が２５％増加してしまう。

特開昭５９－１００５６号公報特開２００４－８０３００号公報特表２００６－５０２６７９号公報特開２００７－３２５２６号公報

PCI Express Base Specification Revision 2.0, PCI-SIG, December 20, 2006

　従来の８Ｂ１０Ｂ方式を用いたデータ転送方法では、シリアル伝送時のバスのオーバーヘッドを減少させ、バスの帯域幅を有効利用することは難しいという問題があった。

　そこで、本発明は、シリアル伝送時のバスのオーバーヘッドを減少させ、バスの帯域幅を有効利用することが可能なデータ転送方法、コード変換回路及び装置を提供することを目的とする。

　本発明の一観点によれば、ビット幅Ｍ（Ｍは３以上の自然数）のデータキャラクタとビット幅Ｎ（Ｎは１以上の自然数）の制御キャラクタを多重化すると共に、反転型シンボルコードであるか否かを示す反転制御ビットを付加してＭ＋１又はＮ＋３の何れか大きい方のビット幅を有するシンボルコードを生成し、前記シンボルコードをパラレルデータからシリアルデータに変換して伝送路へ出力することでデータ転送を行い、前記シンボルコードの生成は制御キャラクタ有効信号及び前記データキャラクタに含まれる所定論理値の数を示す所定極性のディスパリティ値に基づいて転送データを決定するデータ転送方法が提供される。

　本発明の一観点によれば、ビット幅Ｍ（Ｍは３以上の自然数）のデータキャラクタとビット幅Ｎ（Ｎは１以上の自然数）の制御キャラクタを多重化する第１の回路と、前記第１の回路の出力に反転型シンボルコードであるか否かを示す反転制御ビットを付加してＭ＋１又はＮ＋３の何れか大きい方のビット幅を有するシンボルコードを生成する第２の回路を備え、前記シンボルコードはパラレルデータからシリアルデータに変換されて伝送路へ出力され、前記第１の回路は、制御キャラクタ有効信号及び前記データキャラクタに含まれる所定論理値の数を示す所定極性のディスパリティ値に基づいて転送データを決定するコード変換回路が提供される。

　本発明の一観点によれば、ビット幅Ｍ（Ｍは３以上の自然数）のデータキャラクタとビット幅Ｎ（Ｎは１以上の自然数）の制御キャラクタを多重化する第１の回路と、前記第１の回路の出力に反転型シンボルコードであるか否かを示す反転制御ビットを付加してＭ＋１又はＮ＋３の何れか大きい方のビット幅を有するシンボルコードを生成する第２の回路を有するコード変換回路と、前記シンボルコードをパラレルデータからシリアルデータに変換して伝送路へ出力する変換回路を備え、前記コード変換回路は、制御キャラクタ有効信号及び前記データキャラクタに含まれる所定論理値の数を示す所定極性のディスパリティ値に基づいて転送データを決定する装置が提供される。

　開示のデータ転送方法、コード変換回路及び装置によれば、シリアル伝送時のバスのオーバーヘッドを減少させ、バスの帯域幅を有効利用することが可能となる。

Ｄキャラクタを説明する図である。Ｋキャラクタを説明する図である。本発明の一実施例におけるコード変換回路の動作を説明する図である。シンボルコードの定義の一例を説明する図である。制御キャラクタの定義の一例を説明する図である。実施例におけるデータ転送方法、コード変換回路及び装置を適用可能な情報処理装置を示すブロック図である。送信側装置内のコード変換回路と受信側装置内のコード変換回路を示すブロック図である。送信側コード変換回路の動作を説明するフローチャートである。送信側コード変換回路の構成の一例を示す回路図である。ルックアップテーブルの一例を示す図である。デコード値生成回路の動作を説明する真理値表を示す図である。送信側出力シンボルコードの選択及び差数カウンタ更新を説明する真理値表を示す図である。受信側コード変換回路の構成の一例を示す回路図である。ルックアップテーブルの一例を示す図である。データキャラクタの生成を説明する図である。受信側キャラクタの検出及び差数カウンタ更新を説明する真理値表を示す図である。本発明の他の実施例における送信側装置内のコード変換回路及び受信側装置内のコード変換回路を示すブロック図である。レーン毎のビット割り当ての一例を説明する図である。７２ビットパラレルデータバスのビット割り当ての一例を説明する図である。

　開示のデータ転送方法、コード変換回路及び装置では、シリアルパラレル変換を伴うシリアル転送（又は、伝送）において所望の転送効率（又は、伝送効率）を実現するために、転送（又は、送信）するキャラクタに対して反転型シンボルコードであるか否かを示す反転制御ビットを付加することでデータキャラクタと制御キャラクタを多重化して転送（又は、送信）する。

　ＤＣバランスを調整するために、シンボルコードを生成する際には、データキャラクタに含まれる所定論理値の数を示す所定極性のディスパリティ値に基づいて転送データを決定する。例えば、データキャラクタに含まれる所定論理値の数を計測して所定極性のディスパリティ値を計測し、既に転送された転送データのランニングディスパリティ値を保持する。データキャラクタを転送する場合は、転送するデータキャラクタのディスパリティ値を計測し、保持されているランニングディスパリティ値との比較の結果が正極性（即ち、極性が一致）であれば、前記反転制御ビットをオフに設定し、更にデータキャラクタをそのまま出力する。一方、ディスパリティ値と保持されているランニングディスパリティ値の比較の結果が逆極性（即ち、極性が不一致）であれば、前記反転制御ビットをオンに設定し、更にデータキャラクタの全ビットを反転する。又、制御キャラクタを転送する場合、前記反転制御ビットをオンとし、更にルックアップテーブルを参照して転送データを決定する。

　これにより、多重化されたコードを効率良くＡＣ転送することができ、シリアル転送時のバスのオーバーヘッドを減少させ、バスの帯域幅を有効利用することが可能となる。

　尚、ＡＣ転送とは、ＡＣ特性を持った信号を使用してデータを転送することを言う。又、ＡＣ特性とは、伝送路を転送されるデータに関して、転送されるデータキャラクタに依存せず、例えば常時データキャラクタの全てのビットが０（All"0"）であっても、コード変換後のシンボルコードには必ず値「０」と値「１」が含まれており、必ず１回以上のビット値の遷移が発生することが保証されていることを言う。つまり、データがＡＣ特性を有するとは、伝送路を転送されるデータがこのような交流特性を持っていることを言う。

　以下に、開示のデータ転送方法、コード変換回路及び装置の各実施例を図面と共に説明する。

　図３は、本発明の一実施例におけるコード変換回路の動作を説明する図である。図３に示すコード変換回路１１には、例えば転送データ（又は、送信データ）としての９ビットのデータキャラクタ（Ｄキャラクタ）Ｄ０～Ｄ８、４ビットの制御キャラクタ（Ｋキャラクタ）Ｋ０～Ｋ３、及び制御キャラクタ有効信号が入力される。又、コード変換回路１１からは、反転制御ビットCntlを含む１０ビットのシンボルコードCntl,Ｓ０～Ｓ８が出力される。尚、以下の説明では、便宜上、ＤキャラクタのビットBit0をＤ０又はD_Bit0、ＫキャラクタのビットBit0をＫ０又はK_Bit0、シンボルコードのビットBit0をＳ０又はS_Bit0と表現する。

　図４は、シンボルコードの定義の一例を説明する図である。図４（ａ）はＤキャラクタのシンボルコードへの割り当てを示し、図４（ｂ）はＫキャラクタのシンボルコードへの割り当てを示す。この例では、１０ビットのシンボルコードは、１ビットの反転制御ビットCntlと９ビットのペイロード（Payload）データで形成されている。又、この例では、９ビット幅の転送データ、即ち、Ｄキャラクタの各々の値に対して、図４（ａ）に示すように１０ビットのシンボルデータを１個又は２個割り付ける。反転制御ビットCntlは、値が「１」（又は、オン）であると割当対象のキャラクタに対してペイロードデータの値「０」と値「１」が反転していることを示し、値が「０」（又は、オフ）であると割当対象のキャラクタに対してペイロードデータの値「０」と値「１」が反転していないことを示す。

　Ｄキャラクタを２進数で表現した時に、「Ｄキャラクタの性質」として値「１」（即ち、"１"の数）が５個含まれるＤキャラクタに対しては、ノーマルデコード（Normal Decode）のみが割り付けられ、インバーテッドデコード（Inverted Decode）は割り付けられない。ノーマルデコードは、ランニングディスパリティ値が正の時に選択され、非反転型シンボルコードが割り当てられる通常の復号化が行われることを意味する。一方、インバーテッドデコードは、ランニングディスパリティ値が負の時に選択され、反転型シンボルコードが割り当てられる反転型の復号化が行われることを意味する。値「１」の数が５個以外のＤキャラクタに対しては、ノーマルデコードとインバーテッドデコードの２つのシンボルコードが割り当てられる。尚、図４において、「"１"の個数」とは、反転制ビットCntlを含むシンボルコード中の「１」の数を示す。

　１０ビット幅のシンボルコードのうち、図４（ａ）中、「"１"の個数」が「未割り当て」で示すようにＤキャラクタに割り当てられなかったインバーテッドデコードのシンボルコードのペイロードには、図４（ｂ）に示すように全てKキャラクタとして割り当てられる。即ち、Ｋキャラクタ＝<Ctrl=1><Payloadの"1"の数が4個>であるが、図４（ｂ）ではペイロードはＫキャラクタ[0:3]を９ビットに拡張したコードである。尚、１０ビット幅のシンボルコードの場合、１０２４種類のシンボルが定義可能であるが、このうちKキャラクタとして使用可能なコード、即ち、反転制御ビットCntlの値が「１」であり（Cntlを含む）シンボルコード中の値「１」の個数が５個であるコードは１２６種類存在する。

　図５は、制御キャラクタの定義の一例を説明する図である。図５は、定義可能な１０２４種類の１０ビットシンボルコードのうち、Kキャラクタとして使用可能な１２６種類のコードを示す。

　転送コード又は制御コードからシンボルコードへのコード変換と並行して、ディスパリティが計算される。具体的には、転送するシンボルコードのビット列に含まれる値「０」と値「１」の個数を比較し、差数を保持する。この差数が負である場合、過去に転送したシンボルコードの累積値で値「０」の転送が多いことを示す。一方、差数が正である場合、過去に転送したシンボルコードの累積値で値「１」の転送が多いことを示す。この差数は、Ｄキャラクタに含まれる所定論理値の数を示す所定極性のディスパリティ（又は、ディスパリティ値）として用いることができる。そこで、Ｄキャラクタを転送する際には、ディスパリティの極性に応じて選択される図４のノーマルデコード又はインバーテッドデコードに従って転送するシンボルコードを選択する。

　図３～図５では、一例として９ビット幅（又は、ビット長）のデータキャラクタと、４ビット幅（又は、ビット長）の制御キャラクタを転送するものとしているが、データキャラクタのビット幅は９ビットに限定されず、３ビット幅以上の整数値、好ましくは３ビット幅以上の奇数の整数値であれば良い。データキャラクタのビット幅をＭ（Ｍは、３以上の自然数）制御キャラクタのビット幅をＮ（Ｎは１以上の自然数）とした場合、シンボルコードのビット幅はＭ＋１、或いは、Ｎ＋３の何れか大きい方の数値となる。

　この例では、９ビット幅のデータキャラクタに対して１ビットの反転制御ビットCntlを付加するので、シリアルバスで転送される１つのシンボルコードCntl,Ｓ０～Ｓ８は１０ビット幅となる。更に、制御キャラクタは、PCI Express仕様と同様に１２種類以上、最大で１２６種類転送される。

　図６は、本実施例におけるデータ転送方法、コード変換回路及び装置を適用可能な情報処理装置を示すブロック図である。図６に示す情報処理装置２０は、複数のシステムボード２１－０～２１－ｎ（ｎは１以上の自然数）、クロスバ装置２２、複数の入出力（ＩＯ：Input and Output）装置２３－０～２３－ｎ、クロスババス２４、及びＩＯバス２５を有する。図６の例では、各システムボード２１－０～２１－ｎは同じ構造を有し、複数のＣＰＵ（Central Processing Unit）２１１－０～２１１－ｍ（ｍはｎに依存しない１以上の自然数）、メモリ２１２、メモリ制御装置２１３、ＣＰＵバス２１４、及びメモリバス２１５を有する。各システムボード２１－０～２１－ｎにおいて、各ＣＰＵ２１１－０～２１１－ｍは、ＣＰＵバス２１４を介してメモリ制御装置２１３に接続されており、メモリ２１２はメモリバス２１５を介してメモリ制御装置２１３に接続されている。各システムボード２１－０～２１－ｎは、クロスババス２４を介してクロスバ装置２２に接続されており、各ＩＯ装置２３－０～２３－ｎはＩＯバス２５を介してクロスバ装置２２に接続されている。

　各ＣＰＵ２１１－０～２１１－ｍとメモリ制御装置２１３との間のデータ転送は、各ＣＰＵ２１１－０～２１１－ｍ内のコード変換回路（図示せず）とメモリ制御装置２１３内のコード変換回路（図示せず）の間でＣＰＵバス２１４を介して行われる。各システムボード２１－０～２１－ｎにおいて、メモリ２１２とメモリ制御装置２１３との間のデータ転送は、メモリ２１２とメモリ制御装置２１３内のコード変換回路（図示せず）の間でＩＯバス２１５を介して行われる。各システムボード２１－０～２１－ｎにおいて、メモリ制御装置２１３とクロスバ装置２２との間のデータ転送は、メモリ制御装置２１３内のコード変換回路（図示せず）とクロスバ装置２２内のコード変換回路（図示せず）の間でクロスババス２４を介して行われる。又、クロスバ装置２２と各ＩＯ装置２３－０～２３－ｎとの間のデータ転送は、クロスバ装置２２内のコード変換回路（図示せず）と各ＩＯ装置２３－０～２３－ｎ内のコード変換回路（図示せず）の間でＩＯバス２５を介して行われる。

　図７は、送信側装置内のコード変換回路と受信側装置内のコード変換回路を示すブロック図である。送信側装置及び受信側装置は、夫々ＣＰＵ２１１－０～２１１－ｍ、メモリ制御装置２１３、クロスバ装置２２、及びＩＯ装置２３－０～２３－ｎ内に設けられる。ここでは説明の便宜上、送信側装置３１がシステムボード２１－０内のメモリ制御装置２１３であり、受信側装置３２がクロスバ装置２２であるものとする。従って、送信側装置３１と受信側装置３２を接続するプリント板配線等の差動型伝送路３３は、この例ではクロスババス２４により形成される。

　図７に示すように、送信側装置３１は、クロック発振器３１１、データ送信回路３１２、ＬＦＳＲ（Linear Feedback Shift Register）を用いたスクランブラ３１３、送信側制御回路３１４、送信側コード変換回路３１５、並列直列（パラレルシリアル）変換回路３１６、及び出力ドライバ３１７を有する。クロック発振器３１１が出力するクロックは、データ送信回路３１２、送信側制御回路３１４、送信側コード変換回路３１５、及び並列直列変換回路３１に入力される。送信側コード変換回路３１５には、スクランブラ３１３からのデータキャラクタと、送信側制御回路３１４からの制御キャラクタ及び制御キャラクタ有効信号が入力される。送信側制御回路３１４の出力は、データ送信回路３１２にも入力される。送信側コード変換回路３１５が出力するパラレルデータは、並列直列変換回路３１６によりシリアルデータに変換されて出力ドライバ３１７に入力される。

　一方、受信側装置３２は、入力レシーバ３２１、クロック再生回路３２２、直列並列（シリアルパラレル）変換回路３２３、受信側コード変換回路３２４、ＬＦＳＲを用いたデスクランブラ３２５、受信側制御回路３２４、及びデータ受信回路３２７を有する。クロック再生回路３２２により入力レシーバ３２１が出力するシリアルデータから再生されたクロックは、直列並列変換回路３２３、受信側コード変換回路３２４、受信側制御回路３２６、及びデータ受信回路３２７に入力される。入力レシーバ３２１が出力するシリアルデータは、直列並列変換回路３２３によりパラレルデータに変換されて受信コード変換回路３２４に入力される。受信側コード変換回路３２４が出力するデータキャラクタはデスクランブラ３２５に入力される。受信側コード変換回路３２４が出力する制御キャラクタ、制御キャラクタ有効信号、及びデータ有効信号は、受信側制御回路３２６に入力される。デスクランブラ３２５及び受信側制御回路の出力は、データ受信回路３２７に入力される。

　データ送信回路３１２及びデータ受信回路３２７は、例えばPCI Expressのデータリンク層に相当する。スクランブラ３１３及びデスクランブラ３２５は、転送データを乱数化することで差動型伝送路３３で発生するＥＭＩ（Electro Magnetic Interference）を低減するために設けられているが、省略しても良い。

　送信側制御回路３１４は、送信側コード変換回路３１５を含む送信側装置３１全体の状態を制御する。同様に、受信側制御回路３２６は、受信側コード変換回路３２４を含む、受信側装置３２全体の状態を制御する。制御回路３１４，３２６の制御動作の一例として、初期化処理がある。初期化処理では、Ｋキャラクタと呼ばれる制御キャラクタを用いた処理が行われる。初期化処理が必要な場合は、送信側装置３１から受信側装置３２に対して初期化を指示するＫキャラクタが送られ初期化シーケンスが実行される。Ｋキャラクタは、初期化シーケンスに必要な制御キャラクタである。尚、初期化処理自体は周知であり、例えば非特許文献１に記載されているので、本明細書では初期化処理の詳細についての説明は省略する。

　送信側装置３１の並列直列変換回路３１６は、送信側コード変換回路３１５から出力されたパラレルデータをシリアルデータに変換する。一方、受信側の直列並列変換回路３２３は、入力レシーバ３２１が受信したシリアルデータをパラレルデータに変換して受信側コード変換回路３２４に入力する。並列直列変換回路３１６及び直列並列変換回路３２３は、例えば高速シフトレジスタで形成可能である。

　出力ドライバ３１７、入力レシーバ３２１、及びこれらを接続する差動型伝送路３３は、送信側装置３１と受信側装置３２の間（例えば、ＬＳＩ間）でシリアルデータを転送する回路である。シリアルデータを転送する回路自体は周知であるため、本明細書ではシリアルデータを転送する回路の詳細についての説明は省略する。

　次に、送信側装置３１から受信側装置３２へのデータ転送を説明する。データ送信回路３１２からは、送信側制御回路３１４からの伝送路有効信号に応じてパラレルデータが出力される。パラレルデータは、スクランブラ３１３により乱数化されてデータキャラクタとして送信側コード変換回路３１５に供給される。送信側制御回路３１４が制御キャラクタを出力する場合は、送信側制御回路３１４が制御キャラクタ有効信号と共にコード化された制御キャラクタを送信側コード変換回路３１５に供給する。

　スクランブラ３１３は、電磁放射ノイズの周波数成分を拡散させ、ＥＭＩ対策を取り易くすることが目的で設置される。より具体的には、転送するＤキャラクタが特定の値の連続であった場合、例えば値「０」と値「１」の連続であった場合、スクランブラを持たない送信回路の場合、伝送路上からは特定の周波数成分を持った電磁放射ノイズが発生し易くなる。この様なノイズは一般的には他の装置への悪影響を与え易い。スクランブラ３１３は、Ｄキャラクタが連続する同じ値であっても、疑似乱数化することで特定の周波数成分を持った電磁放射ノイズの発生をし辛くする効果があり、これを目的として設置される。

　送信側コード変換回路３１５では、スクランブラ３１３からのデータキャラクタ及び送信側制御回路３１４からの制御キャラクタと制御キャラクタ有効信号をシンボルコードと呼ばれるパラレルデータに変換して並列直列変換回路３１６に供給する。並列直列変換回路３１６では、クロック発振器３１１が出力するクロック（送信クロック）に同期してパラレルデータをシリアルデータに変換して出力する。尚、クロック発信器３１１は、送信クロックの他に、パラレルデータの転送を制御する低速クロックも出力して送信側装置３１内の各部に供給する。低速クロックは、送信クロックに比べて低速、即ち、周波数が低い。

　並列直列変換回路３１６から出力されたシリアルデータは、出力ドライバ３１７及び差動型伝送路３３を介して受信側装置３２に入力される。入力レシーバ３２１は、受信したシリアルデータをクロック再生回路３２２及び直列並列変換回路３２３に出力する。尚、図７では差動型伝送路３３が用いられているが、差動型伝送路３３以外の伝送路を用いても良いことは言うまでもない。

　クロック再生回路３２２は、ＰＬＬ（Phase Locked Loop）回路を内蔵しており、シンボルデータ中に最低１回は存在するビット遷移のエッジを検出して内蔵ＰＬＬ回路を同期化して受信クロックを再生する。このように受信クロックを再生するためには、シンボルデータ中にビット遷移が存在する必要がある。このようにして受信クロックを再生する方法は、ＣＤＲ（Clock Data Recovery）又はエンベデッドクロック（Embedded Clock）と呼ばれ、高速シリアル転送では一般的に用いられる技術である。

　直列並列変換回路３２３では、再生された受信クロックに基づいて入力レシーバ３２１からのシリアルデータをシンボルコード（パラレルデータ）に変換して受信側コード変換回路３２４に出力する。受信側コード変換回路３２４は、シンボルコードをデコードしてシンボルのタイプ（種類）を検出し、データキャラクタ又は制御キャラクタと、各々の有効信号を生成する。つまり、受信側コード変換回路３２４は、データキャラクタとデータ有効信号、又は、制御キャラクタと制御キャラクタ有効信号を生成する。データキャラクタはデスクランブラ３２５に出力され、制御キャラクタ、制御キャラクタ有効信号、及びデータ有効信号は受信側制御回路３２６に出力される。

　デスクランブラ３２５は、ＬＦＳＲを用いてデータキャラクタの乱数化を解除して、データキャラクタをデータ受信回路３２７に出力する。受信側制御回路３２６は、制御キャラクタ及びエラー信号に応じて各々の処理を行うが、これらの処理自体は本実施例の要旨と直接は関係がないので、本明細書ではこれらの処理の詳細についての説明は省略する。

　本実施例では、従来の８Ｂ１０Ｂ方式の場合と同様にＫキャラクタを定義可能であり、１６種類以上、最大で１２６種類のＫキャラクタを定義可能である。このため、物理層制御、ＤＬＬＰ（Data Link Layer Packet）等のリンク層制御には、８Ｂ１０Ｂ方式の制御を利用可能である。従って、制御回路３１４，３２６は、８Ｂ１０Ｂ方式の場合に使用する制御回路に基づいて設計可能である。

　次に、図８～図１２を用いて、送信側コード変換回路３１５のより詳細な動作を説明する。ここでは一例として、データキャラクタのビット幅が９ビット、制御キャラクタのビット幅が４ビット、シンボルコードのビット幅が１０ビットの場合について説明するが、データキャラクタ、制御キャラクタ及びシンボルコードがこれらのビット幅に限定されないことは前述した通りである。

　送信側コード変換回路３１５は、データキャラクタと制御キャラクタとの一方を選択して制御キャラクタ有効信号と多重化し、データキャラクタ及び制御キャラクタが受信側装置３２内で分離が可能な様に、特定のビットパターンをシンボルコードに埋め込む。この特定のビットパターンは、クロック回復のためのビット遷移の発生を保証するものでもある。更に、送信側コード変換回路３１５は、ランニングディスパリティに基づいて出力するシンボルコードのビット特性を選択してＤＣバランスを調整する。

　図８は、送信側コード変換回路３１５の動作を説明するフローチャートである。図８において、ステップＳ１は、制御キャラクタが有効であるか否かを、制御キャラクタ有効信号から判定する。転送するデータが制御キャラクタでありステップＳ１の判定結果がＹＥＳであると、ステップＳ２は、後述するルックアップテーブルを検索して制御キャラクタを１０ビットのシンボルコードに変換する。ステップＳ３は、この１０ビットのシンボルコードを並列直列変換回路３１６へ出力し、処理は終了する。

　一方、ステップＳ１の判定結果がＮＯであると、ステップＳ４は、データキャラクタを２進数のビット列で表現した時に、データキャラクタのビット列中に含まれる値「０」と値「１」の個数を計算する。９ビット幅のデータキャラクタの場合、値「０」と値「１」の個数は、０～９個の範囲の整数値となる。ステップＳ５は、データキャラクタに含まれる値「０」と値「１」の個数を比較し、値「０」の個数の方が値「１」の個数より大きいか否かを判定する。本実施例では、データキャラクタのビット幅は３ビット以上の奇数値であるため、値「０」と値「１」の個数が同じになることはない。

　ステップＳ５の判定結果がＹＥＳ、つまり値「０」の個数の方が値「１」の個数より大きい場合、ステップＳ６は値「０」の個数と値「１」の個数の差を計数する差数カウンタの極性が正であるか否かを判定する。ランニングディスパリティは、これまでに送信側装置から出力された（即ち、既に出力された）値「０」と値「１」との差数を保持する差数カウンタの正又は負の値で示される。この例では、差数は、値「１」の個数が多い場合に正（正極性）の値となり、値「０」の方が多い場合に負（負極性）の値となる。ステップＳ６の判定結果がＹＥＳ、つまり差数カウンタの極性が正であると、ステップＳ７は、反転制御ビットCntlの値を「０」に設定してノーマルデコードを生成し、処理はステップＳ３へ進む。一方、ステップＳ６の判定結果がＮＯ、つまり差数カウンタの極性が負であると、ステップＳ９は、反転制御ビットCntlの値を「１」に設定してインバーテッドデコードを生成し、処理はステップＳ３へ進む。

　又、ステップＳ５の判定結果がＮＯであると、ステップＳ８は値「０」の個数と値「１」の個数の差を計数する差数カウンタのカウント値の極性が正であるか否かを判定する。ステップＳ８の判定結果がＮＯであると、ステップＳ７は、反転制御ビットCntlの値を「０」に設定してノーマルデコードを生成し、処理はステップＳ３へ進む。一方、ステップＳ８の判定結果がＹＥＳであると、ステップＳ９は、反転制御ビットCntlの値を「１」に設定してインバーテッドデコードを生成し、処理はステップＳ３へ進む。
　

　このように、ステップＳ５において値「０」と値「１」の個数の比較が行われた後、ランニングディスパリティの判定が行われる。データキャラクタの値「０」と値「１」の個数を比較して値「０」の個数が値「１」の個数より大きく、且つ、差数カウンタのカウント値の極性が正の場合、及び、データキャラクタの値「０」と値「１」の個数を比較して値「０」の個数が値「１」の個数より小さく、且つ、差数カウンタのカウント値の極性が正ではない場合には、図４（ａ）に示すノーマルデコード値が選択されてシンボルコードが生成される。一方、データキャラクタの値「０」と値「１」の個数を比較して値「０」の個数が値「１」の個数より大きく、且つ、差数カウンタのカウント値の極性が正ではない場合、及び、データキャラクタの値「０」と値「１」の個数を比較して値「０」の個数が値「１」の個数より小さく、且つ、差数カウンタのカウント値の極性が正の場合には、図４（ａ）に示すインバーテッドデコード値が選択されてシンボルコードが生成される。

　尚、図８に示す各ステップが実行される順序は、最終的に同様の処理結果が得られるものであれば変更しても良いことは言うまでもない。

　図９は、送信側コード変換回路３１５の構成の一例を示す回路図である。送信側コード変換回路３１５は、図９に示す如く接続されたルックアップテーブル（又は、変換テーブル）４１、ノーマルデコード値生成回路４２、インバーテッドデコード値生成回路４３、選択回路４４、デコード回路４５、判定回路４６、差数カウンタ４７、更新値生成回路４８、及び加減算回路４９を有する。

　4ビットの制御キャラクタは、ルックアップテーブル４１を検索することで１０ビットのシンボルコードに変換される。図１０は、ルックアップテーブル４１の一例を示す図である。この例では制御キャラクタのビット幅が４ビットであるから図１０では１６種類の制御キャラクタが定義されているが、図５に示すように最大で１２６種類の制御キャラクタが定義可能である。

　９ビットの転送データは、ノーマルデコード値生成回路４２及びインバーテッドデコード値生成回路４３により２種類のシンボルコードに変換される。図１１は、デコード値生成回路４２，４３の動作を説明する真理値表を示す図である。図１１中、例えば^D_in[0]はD_in[0]の値の反転値を示す。

　選択回路４４は、ルックアップテーブル４１、ノーマルデコード値生成回路４２、及びインバーテッドデコード値生成回路４３から出力された３種類のシンボルコードのうち１つのシンボルコードを後述する選択論理に従って選択する。

　又、転送データは、値「１」の個数をデコードするデコード回路４５に入力する。デコード回路４５は、Dキャラクタを入力として、９ビットのビット列に含まれる値「１」の個数を計算した数値を出力する。デコード回路４５は、例えばDキャラクタが000000000の場合は数値０、001011010の場合は数値４を出力する。この例では、デコード回路４５に入力するＤキャラクタのビット列は９ビットであるため、デコード回路４５から出力される有効数値は０～９の範囲である。

　判定回路４６及び選択回路４４では、図１２の真理値表に従って出力するシンボルを決定する。図１２は、送信側出力シンボルコードの選択及び差数カウンタ更新を説明する真理値表を示す図である。先ず、制御キャラクタ有効信号がオン（ＯＮ）の場合、他の選択条件は無効となり、選択回路４４は出力シンボルコードとしてKキャラクタを選択する。

　制御キャラクタ有効信号がオフ（ＯＦＦ）の場合、選択回路４４は出力シンボルコードとしてＤキャラクタを選択する。ここで、差数カウンタ４７のカウント値の極性が負であり、且つ、Dキャラクタの値「１」の個数が０～４個の範囲である場合（図９中、「＜５」で示す）、或いは、差数カウンタ４７のカウント値の極性が正であり、且つ、Dキャラクタの値「１」の個数が６～９個の範囲である場合（図９中、「＞５」で示す）、判定回路４６からの指示に基づいて、選択回路４４は出力シンボルコードとしてインバーテッドデコードを選択し、これ以外の場合は選択回路４４によりノーマルデコードが選択される。
　

　上記の如きシンボルコードの選択動作と並行して、シンボルコードの出力に応じて差数カウンタ４７のカウント値の更新が行われる。図９に示すように、送信側コード変換回路３１５は、これまで出力したシンボルコードのビット列中の値「０」と値「１」の個数の差（即ち、差数）を保持する差数カウンタ４７を有する。この差数カウンタ４７は、１０進数で－１０～＋１０までの数値（カウント値）を保持するものであり、典型的には１ビットの符号ビットと４ビットのデータビット保持するレジスタで形成可能である。この差数カウンタ４７が保持する符号ビットは、従来の８Ｂ１０Ｂコード変換回路におけるランニングディスパリティと同様である。即ち、過去に転送したシンボルコードに含まれる値「０」の数と値「１」の数を計算し、符号ビットが正である場合は値「１」の方が多いことを示し、符合ビットが負である場合は値「０」の方が多いことを示す。

　更新値生成回路４８では、制御キャラクタ有効信号、差数カウンタ符号ビット、及びＤキャラクタの値「１」の個数に基づいて、差数カウンタ４７のカウント値の更新値を図１２の真理値表に従って決定する。差数カウンタ４７のカウント値の更新値は、現在出力しようとしているシンボルコードの値「０」の数と値「１」の個数の差に対応しており、値「０」が多い場合は負の数値、値「１」の数が多い場合は正の数値となる。例えば、出力するシンボルコードが 00_0000_0000の場合、更新値の数値は－１０であり、出力するシンボルコードが01_1111_1100の場合、更新値の数値は＋４である。出力されるシンボルコードのビット幅が１０ビットであるため、差数カウンタ４７から出力される有効数値は、－１０～＋１０の範囲の偶数となる。尚、Ｋキャラクタが選択される場合、Ｋキャラクタは図４（ｂ）に示すようにシンボルコード中の値「１」の個数は５個、即ち、値「０」と値「１」の個数は同数であるので、差数カウンタ４７のカウント値は変更されない。つまり、Ｋキャラクタが選択される場合は、差数カウンタ４７のカウント値カウント値に数値０が加算されることと等価である。

　差数カウンタ４７のカウント値の現在値と、更新値生成回路４８が出力する差数カウンタ４７のカウント値の更新値が加減算回路４９で演算を施されて新たな数値が差数カウンタ４７にセットされる。差数カウンタ４７の有効値及び更新値は何れも有効数値－１０～＋１０の範囲であるが、図１２からも明らかなように、差数カウンタ４７のカウント値の極性が負の場合は更新値の極性が正となり、差数カウンタ４７のカウント値の極性が正の場合は更新値の極性が負になるので、加減算回路４９の出力値は－１０～＋１０の範囲に収まる。

　次に図１３、図１４及び図１５を用いて、受信側コード変換回路３２４のより詳細な動作を説明する。ここでは一例として、送信側コード変換回路３１５の場合と同様にデータキャラクタのビット幅が９ビット、制御キャラクタのビット幅が４ビット、シンボルコードのビット幅が１０ビットの場合について説明するが、データキャラクタ、制御キャラクタ及びシンボルコードがこれらのビット幅に限定されないことは前述した通りである。ただし、受信側コード変換回路３２４におけるデータキャラクタ、制御キャラクタ及びシンボルコードのビット幅は、送信側コード変換回路３１５におけるビット幅と同じである必要がある。

　受信側コード変換回路３２４は、シンボルコードに埋め込まれている特定のビットパターンを検出し、特定のビットパターンに基づいて多重化されているデータキャラクタと制御キャラクタを分離する。受信側コード変換回路３２４は、送信側コード変換回路３１５の場合と同様にランニングディスパリティに基づいてディスパリティエラーを検出してディスパリティエラー信号を出力する。

　図１３は、受信側コード変換回路３２４の構成の一例を示す回路図である。受信側コード変換回路３２４は、図１３に示す如く接続されたルックアップテーブル（又は、変換テーブル）５１、Ｄキャラクタ生成回路５２、デコード回路５３、キャラクタ判定回路５４、差数カウンタ５５、更新値生成回路５６、加減算回路５７、及びエラー検出回路５８を有する。

　シンボルコードは、ルックアップテーブル５１を検索することにより制御コードに変換される。図１４は、ルックアップテーブル５１の一例を示す図である。この例では制御キャラクタのビット幅が４ビットであるから図１４では１６種類の制御キャラクタが定義されているが、図５に示すように最大で１２６種類の制御キャラクタが定義可能である。

　又、シンボルコードは、Ｄキャラクタ生成回路５２により９ビット幅のデータキャラクタに変換される。図１５は、データキャラクタの生成を説明する図である。図１５中、例えば^S_in[0]はS_in[0]の値の反転値を示す。

　更に、シンボルコードのうち、反転制御ビットCntlを除くビットＳ０～Ｓ８（S_Bit0～S_Bit8）は、値「１」の個数をデコードするデコード回路５３に入力される。デコード回路５３は、送信側コード変換回路３１５のデコード回路４５と同様に９ビットのビット列に含まれる値「１」の個数を計算した数値を出力する。デコード回路５３は、例えばシンボルコードのビットＳ０～Ｓ８の部分が000000000の場合は数値０、001011010の場合は数値４を出力する。この例では、デコード回路５３に入力されるシンボルコードのビット列は９ビットであるため、デコード回路５３から出力される有効数値は０～９の範囲である。

　キャラクタ判定回路５４では、図１６の真理値表に従って受信したシンボルのタイプを検出する。図１６は、受信側キャラクタの検出及び差数カウンタ更新を説明する真理値表を示す図である。反転制御ビットCntlが値「１」でビットＳ０～Ｓ８の値「１」の個数が４個の場合（図１３中、「＝４」で示す）、受信したシンボルコードは制御キャラクタであるため、キャラクタ判定回路５４が出力するＫキャラクタ有効信号がオン（ＯＮ）になる。これ以外の場合は、受信したシンボルコードはデータキャラクタであるため、キャラクタ判定回路５４が出力するＤキャラクタ有効信号がオン（ＯＮ）になる。

　上記の如きシンボルコードの選択動作と並行して、差数カウンタ５５の更新が行われる。受信側コード変換回路３２４は、これまで受信側装置が受信したシンボルコードのビット列中の値「０」と値「１」の個数の差を保持する差数カウンタ５５を有する。この差数カウンタ５５は、１０進数で－１０～＋１０までの数値（カウント値）を保持するものであり、典型的には１ビットの符号ビットと４ビットのデータビットを保持するレジスタにより形成可能である。この差数カウンタ５５は、送信側コード変換回路３１５の差数カウンタ４７と同じ構成を有するものであっても良い。

　この差数カウンタ５５が保持する符号ビットは、従来の８Ｂ１０Ｂコード変換回路におけるランニングディスパリティと同様である。即ち、過去に受信したシンボルコードに含まれる値「０」の数と値「１」の数を計算し、符号ビットが正である場合は値「１」の方が多いことを示し、符合ビットが負である場合は値「０」の方が多いことを示す。

　差数カウンタ５５の更新値生成回路５６では、シンボルコードの値「１」の個数に基づいて、差数カウンタ５５のカウント値の更新値を図１６の真理値表に従って決定する。差数カウンタ５５のカウント値の更新値は、現在受信したシンボルコードの値「０」の数と値「１」の個数の差に対応しており、シンボルコードのビットＳ０～Ｓ８の値「０」が多い場合は負の数値、値「１」の数が多い場合は正の数値となる。例えば、受信したシンボルコードが00_0000_0000の場合、更新値の数値は－１０であり、受信したシンボルコードが01_1111_1100の場合、更新値の数値は＋４である。入力されるシンボルコードのビット幅が１０ビットであるため、差数カウンタ５５から出力される有効数値は、－１０～＋１０の範囲の数値となる。

　差数カウンタ５５のカウント値の現在値と、更新値生成回路５６が出力する差数カウンタ５５のカウント値の更新値が加減算回路５７で演算を施されて新たな数値が差数カウンタ５５にセットされる。差数カウンタ５５の有効値及び更新値の何れもが有効数値－１０～＋１０の範囲であるため、加減算回路５７の出力値は－２０～＋２０の範囲を取り得る。しかし、送信側コード変換回路３１５では差数が－１０～＋１０の範囲に収まるようにシンボルコードを選択して出力するので、加減算回路５７の出力値が－１１以下又は＋１１以上の場合は、伝送路３３を含む何れかの回路でエラーが発生したことを示している。このため、エラー検出回路５８は、加減算回路５７の出力値が－１１以下又は＋１１以上の場合は、出力するディスパリティエラー信号をオン（ＯＮ）にしてエラーの通知をする。

　次に、本発明の他の実施例について図１７と共に説明する。図１７は、本発明の他の実施例における送信側装置内のコード変換回路及び受信側装置内のコード変換回路を示すブロック図である。

　コード変換回路が高速シリアルインタフェース回路に適用されており、より高帯域のバス性能が必要である場合、複数のシリアルインタフェースを組み合わせて１つの論理インタフェースを形成する場合がある。PCI Express仕様では、単独のシリアルインタフェースをレーン（Lane）と呼ばれる単位で呼称しているが、このPCI Express仕様では１レーン構成の他に、２レーン、４レーン、８レーン、１２レーン、１６レーン、及び３２レーンの構成が定義されている。以下の説明では、このPCI Express仕様と同様に単独のシリアルインタフェースを１レーンと呼称するものとする。

　図１７は、コード変換回路を含むシリアルインタフェース回路を８個組み合わせて１つの論理インタフェースを構成した例を示す。即ち、図１７において、伝送路１３３により接続された送信側装置１３１及び受信側装置１３２は、夫々８レーン構成である。送信側装置１３１は、バイト／ビット（Byte-to-Bit）分離回路６１、送信側コード変換回路６２－０～６２－７、及び出力部６３－０～６３－７を有する。送信側装置１３１内の各レーン＃０～＃７の構成は同じであるため、レーン＃０の構成のみを示す。送信側コード変換回路６２－０～６２－７は、夫々図７に示す送信側コード変換回路３１５と同じ構成を有する。出力部６３－０は、図７と同じ構成の並列直列変換回路３１６及び出力ドライバ３１７を有する。一方、受信側装置１３２は、入力部７１－０～７１－７、受信側コード変換回路７２－０～７２－７、及びビット／バイト（Bit-to-Byte）組み立て回路７３を有する。受信側装置１３２内の各レーン＃０～＃７の構成は同じであるため、レーン＃０の構成のみを示す。入力部７１－０は、図７と同じ構成の入力レシーバ３２１及び直列並列変換回路３２３を有する。受信側コード変換回路７２－０～７２－７は、夫々図７に示す受信側コード変換回路３２４と同じ構成を有する。尚、送信側制御回路及び受信側制御回路は、図７に示す送信側制御回路３１４及び受信側制御回路３２６と同じ構成のものとを使用可能であるため、図１７ではこれらの制御回路の図示及び説明は省略する。

　上記実施例と共に説明したように、コード変換回路は９ビットのデータキャラクタを１０ビットのシンボルコードに変換する。このため、送信側装置１３１から見ると、１レーン当たり９ビットのパラレルデータバスを有するので、８レーン構成の場合は９ビット×８レーン＝７２ビットのパラレルデータバス、即ち、伝送路１３３を有する構成となる。

　一方、従来び８Ｂ１０Ｂコード変換回路を有するシリアルインタフェースでは、伝送路の帯域幅が同等である場合、即ち、１レーンのシンボルコード長が本実施例と同様の１０ビットである場合、送信側装置からみて１レーン当たり８ビットのパラレルデータバスを有することになるので、８レーン構成の場合は８ビット×８レーン＝６４ビットのパラレルデータバスを有する構成となる。

　分離回路５１及び組み立て回路７３は、複数レーンで構成されるシリアルインタフェース回路の場合に必要となる回路である。分離回路５１は、データ送信機（図示せず）からの７２ビット幅のパラレルデータバスを受け取り、９ビット毎に各レーンにパラレルデータを供給する機能を有する。又、組み立て回路７３は、分離回路と逆の操作、即ち、各レーンからの９ビットパラレルデータを７２ビット幅のパラレルデータバスに組み立てて、データ受信機（図示せず）に送信する機能を有する。

　図１８は、レーン毎のビット割り当ての一例を説明する図である。図１８は、分離回路６１による、７２ビットパラレルデータバスの各ビットのレーン毎のビット定義を示す。図１８中、縦軸は各レーンで転送されるシンボルコード（この例では１０ビット幅）を示し、横軸は各レーン番号、即ち、シリアルバス番号を示す。又、図１８では、７２ビットパラレルデータバスのビット00をD00と表記している。一例を示すと、レーン番号＃０には、１ビットの判定制御ビットCntlとデータビットD00～D08を組み合わせて一組のシンボルコードとしている。この例では、有効データバス幅として７２ビット幅を確保することができる。尚、一組のシンボルコードに１ビットの反転制御ビットCntlを定義する必要があるが、７２ビットパラレルデータのどのビットをどのレーンに割り当てるかは任意であり、図１８に示す以外のデータビットを割り当てても良いことは言うまでもない。

　図１９は、７２ビットパラレルデータバスのビット割り当ての一例を説明する図である。図１９は、送信側装置１３１及び受信側装置１３２での７２ビットのパラレルデータバスのデータの定義を示す。例えば、７２ビットのパラレルデータバスのビットBit0～Bit7（Bit0～7）は、データバイト（Byte）Byte0と定義される。尚、７２ビットのパラレルデータバスのビットBit64～Bit71（Bit64～71）は、冗長ビット[0:7]と定義される。

　高信頼性の情報処理装置では、８バイトのデータに対して８ビットの冗長ビットを割り当てて、耐故障性能を向上させることが一般的である。このように耐故障性能を向上する一例として、ＤＩＭＭ（Dual Inline Memory Module）が挙げられる。７２ビット幅のＤＩＭＭの利用形態では、図１９と同様に８バイトのデータ、即ち、６４ビットのデータに対してエラー訂正コード（ＥＣＣ：Error Correction Code）等によるチェックビット（ＣＢ：Check Bit）を８ビット割り当てることで、１ビット故障を修正し、更に、２ビット故障を検出することを可能として耐故障性能を向上させている。

　上記の如く、８Ｂ１０Ｂコード変換回路を有する従来のシリアルインタフェース回路では、８レーン構成であっても６４ビット幅のパラレルデータバスしか実現できないので、ＤＩＭＭに入力する例えば７２ビットのＤＩＭＭデータを扱う場合、冗長ビットを廃棄するか、或いは、ＤＩＭＭデータを何らかの形式に変形する等の対策が必要である。

　これに対して、本実施例の如きコード変換回路を有するシリアルインタフェース回路では、８レーン構成の場合、７２ビット幅のデータを扱うことが可能であるため、ＤＩＭＭデータの形式を変更せずに、そのままシリアルインタフェースバスに出力することが可能となる。

　従来の８Ｂ１０Ｂ方式では、８ビットのデータキャラクタを送信するために１０ビットのシンボルに変換するので、２５％のバスのオーバーヘッドとなる。これに対し、上記各実施例では、９ビットのデータキャラクタを送信するために１ビットの反転制御ビットを付加して１０ビットのシンボルに変換するので、バスのオーバーヘッドは１１％となる。伝送路の帯域幅で言うと、従来の８Ｂ１０Ｂ方式では帯域の２０％がオーバーヘッドになるのに対し、上記各実施例では１０％のオーバーヘッドとなり、従来の８Ｂ１０Ｂ方式と比較してオーバーヘッドが１０％減少し、バスの帯域幅を有効利用することができる。

　又、上記各実施例によれば、データキャラクタと制御キャラクタを多重化して送信することが可能である。つまり、データキャラクタと１２種類以上の制御キャラクタを多重化して転送することが可能である。これにより、送信側装置及び受信側装置の各々では、従来と同様の制御回路を使用することが可能となる。

　更に、上記各実施例によれば、クロック再生に必要なＡＣ特性を有するコード変換回路を提供することができる。つまり、一定数のシンボル（この例では最大で２シンボル）中に、必ず１回以上のビット値遷移（０から１、又は１から０に遷移すること）が含まれている。より具体的には、１個のシンボルコードで同一のビット列になるのは、00_0000_0000の場合か、或いは、11_1111_1111の場合である。そこで、以下の説明では00_0000_0000の場合を例に説明するが、11_1111_1111の場合であっても同様であることは言うまでもない。

　送信側コード変換回路３１５からシンボルコード00_0000_0000が出力された場合、差数カウンタ４７のカウント値は－１０となる。即ち、差数カウンタ４７のカウント値の極性は負である。送信側コード変換回路３１５から次のデータキャラクタを出力する際には、図４（ａ）に従ってＤキャラクタに含まれる値「１」の数が０～４個又は６～９個の場合、インバーテッドデコードが選択される。このインバーテッドデコードの場合のシンボルコードの最上位ビットは反転制御ビットCntl=1である。又、Ｄキャラクタに含まれる値「１」の数が５個の場合、ノーマルデコードが選択されるが、このノーマルデコードの場合のシンボルコードには必ず値「１」が含まれている。値「０」が連続するのは、00_0001_1111の場合である。つまり、前回のシンボルコードが00_0000_0000、今回のシンボルコードが00_0001_1111となり、値「０」が連続する場合には１５ビットに渡って値「０」が連続する。このように、最悪であっても１５ビット毎にビット値の遷移が発生するので、ビット値の遷移タイミングを用いて受信側装置でクロック再生が可能となる。

　尚、従来は、最大で５ビットのランレングス（Run Length）であるのに対して、上記各実施例では最大で１５ビットのランレングスとなる。このランレングスは、クロック再生機能と密接な関係があり、ランレングスが伸びた場合、クロック再生に悪影響が発生すると考えられる。

　これに対しては、例えば特許文献４にて提案されている受信側装置の入力レシーバ内のイコライザを用いることで、ランレングスが５ビットから１５ビットに伸びた場合でも安定して受信側装置内でクロックを再生できる。

　又、送信側装置３１の送信側コード変換回路３１５では、差数カウンタ４７を用いて受信側装置３２に転送するシンボルコードを選択している。これにより、差数カウンタ４７のカウント値、即ち、シンボルコードのビット列中の値「０」及び値「１」の個数の累積値は－１０～＋１０の範囲に収まる。従って、ＤＣバランスが調整されて良好な伝送特性を得ることができる。

　以上説明したように、従来の８Ｂ１０Ｂ方式に対し、上記各実施例は一種の９Ｂ１０Ｂ方式とも言える方式を提供するものである。

　以上、開示のデータ転送方法及びコード変換回路を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。

２０　　　情報処理装置

２１－０～２１－ｎ　　　システムボード

２２　　　クロスバ装置

２３－０～２３－ｎ　　　ＩＯ装置

３１，１３１　　　送信側装置

３２，１３２　　　受信側装置

３３，１３３　　　伝送路

２１１－０～２１１－ｍ　　　ＣＰＵ

２１２　　　メモリ

２１３　　　メモリ制御装置

３１５　　　送信側コード変換回路

３２４　　　受信側コード変換回路

Claims

　ビット幅Ｍ（Ｍは３以上の自然数）のデータキャラクタとビット幅Ｎ（Ｎは１以上の自然数）の制御キャラクタを多重化すると共に、反転型シンボルコードであるか否かを示す反転制御ビットを付加してＭ＋１又はＮ＋３の何れか大きい方のビット幅を有するシンボルコードを生成し、

　前記シンボルコードをパラレルデータからシリアルデータに変換して伝送路へ出力することでデータ転送を行い、

　前記シンボルコードの生成は、前記制御キャラクタが有効であるか否かを示す制御キャラクタ有効信号及び前記データキャラクタに含まれる所定論理値の数を示す所定極性のディスパリティ値に基づいて転送データを決定する、データ転送方法。
　Ｍ＝９、Ｎ＝４であり、

　前記反転制御ビットは１ビットであり、

　前記シンボルコードのビット幅は１０ビットである、請求項１記載のデータ転送方法。
　前記シンボルコードの生成は、

　　前記データキャラクタに含まれる所定論理値の数を示す所定極性のディスパリティ値を計測し、既に転送された転送データのランニングディスパリティ値を保持し、

　　前記制御キャラクタを転送する場合は、ルックアップテーブルを参照して転送データを決定し、

　　前記データキャラクタを転送する場合は、ディスパリティ値を計測して保持されているランニングディスパリティ値との比較の結果が逆極性であれば前記反転制御ビットをオンに設定して前記データキャラクタの全ビットを反転する、請求項１又は２記載のデータ転送方法。
　前記伝送路から入力される前記シリアルデータ中に存在するビット遷移のエッジからクロックを再生し、

　前記伝送路から入力される前記シリアルデータを前記クロックに基づいてパラレルデータである前記シンボルコードに変換し、

　前記シンボルコードをデコードしてシンボルのタイプを検出し、データキャラクタ又は制御キャラクタと、データキャラクタ及び制御キャラクタの有効信号を生成する、請求項１乃至３のいずれか１項記載のデータ転送方法。
　前記データキャラクタはPCI ExpressのＤキャラクタであり、前記制御キャラクタは前記PCI ExpressのＫキャラクタである、請求項１乃至４のいずれか１項記載のデータ転送方法。
　ビット幅Ｍ（Ｍは３以上の自然数）のデータキャラクタとビット幅Ｎ（Ｎは１以上の自然数）の制御キャラクタを多重化する第１の回路と、

　前記第１の回路の出力に反転型シンボルコードであるか否かを示す反転制御ビットを付加してＭ＋１又はＮ＋３の何れか大きい方のビット幅を有するシンボルコードを生成する第２の回路を備え、

　前記シンボルコードはパラレルデータからシリアルデータに変換されて伝送路へ出力され、

　前記第１の回路は、前記制御キャラクタが有効であるか否かを示す制御キャラクタ有効信号及び前記データキャラクタに含まれる所定論理値の数を示す所定極性のディスパリティ値に基づいて転送データを決定する、コード変換回路。
　Ｍ＝９、Ｎ＝４であり、

　前記反転制御ビットは１ビットであり、

　前記シンボルコードのビット幅は１０ビットである、請求項６記載のコード変換回路。
　前記第１の回路は、

　　前記データキャラクタに含まれる所定論理値の数を示す所定極性のディスパリティ値を計測し、既に転送された転送データのランニングディスパリティ値を保持するカウンタと、

　　前記制御キャラクタ有効信号がオンであり前記制御キャラクタを転送する場合は、前記制御キャラクタに基づいて転送データを決定するルックアップテーブルと、

　　前記データキャラクタを転送する場合は、ディスパリティ値を計測して保持されているランニングディスパリティ値との比較の結果が逆極性であれば前記制御キャラクタ有効信号をオンに設定して前記データキャラクタの全ビットを反転する回路を有する、請求項６又は７記載のコード変換回路。
　前記データキャラクタはPCI ExpressのＤキャラクタであり、前記制御キャラクタは前記PCI ExpressのＫキャラクタである、請求項６乃至８のいずれか１項記載のコード変換回路。
　ビット幅Ｍ（Ｍは３以上の自然数）のデータキャラクタとビット幅Ｎ（Ｎは１以上の自然数）の制御キャラクタを多重化する第１の回路と、前記第１の回路の出力に反転型シンボルコードであるか否かを示す反転制御ビットを付加してＭ＋１又はＮ＋３の何れか大きい方のビット幅を有するシンボルコードを生成する第２の回路を有するコード変換回路と、

　前記シンボルコードをパラレルデータからシリアルデータに変換して伝送路へ出力する変換回路を備え、

　前記コード変換回路は、前記制御キャラクタが有効であるか否かを示す制御キャラクタ有効信号及び前記データキャラクタに含まれる所定論理値の数を示す所定極性のディスパリティ値に基づいて転送データを決定する、装置。
　Ｍ＝９、Ｎ＝４であり、

　前記制御キャラクタ有効信号は１ビットであり、

　前記シンボルコードのビット幅は１０ビットである、請求項１０記載の装置。
　前記第１の回路は、

　　前記データキャラクタに含まれる所定論理値の数を示す所定極性のディスパリティ値を計測し、既に転送された転送データのランニングディスパリティ値を保持するカウンタと、

　　前記制御キャラクタを転送する場合は、前記制御キャラクタに基づいて転送データを決定するルックアップテーブルと、

　　前記データキャラクタを転送する場合は、ディスパリティ値を計測して保持されているランニングディスパリティ値との比較の結果が逆極性であれば前記反転制御ビットをオンに設定して前記データキャラクタの全ビットを反転する回路を有する、請求項１０又は１１記載の装置。
　前記データキャラクタはPCI ExpressのＤキャラクタであり、前記制御キャラクタは前記PCI ExpressのＫキャラクタである、請求項１０乃至１２のいずれか１項記載の装置。