CN109817720A - 沟槽栅功率mosfet及制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 230000001413 cellular effect Effects 0.000 claims abstract description 143
- 238000010276 construction Methods 0.000 claims abstract description 143
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 70
- 229920005591 polysilicon Polymers 0.000 claims abstract description 70
- 239000002184 metal Substances 0.000 claims abstract description 37
- 229910052751 metal Inorganic materials 0.000 claims abstract description 37
- 239000010410 layer Substances 0.000 claims description 110
- 239000000758 substrate Substances 0.000 claims description 42
- 239000004065 semiconductor Substances 0.000 claims description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 239000011229 interlayer Substances 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000000407 epitaxy Methods 0.000 claims description 7
- 238000005516 engineering process Methods 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000011084 recovery Methods 0.000 abstract description 7
- 230000008929 regeneration Effects 0.000 abstract description 4
- 238000011069 regeneration method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种沟槽栅功率MOSFET，包括多个沟槽栅、体区、源区和位于背面的漏区，沟槽栅包括栅极沟槽，栅介质层和多晶硅栅。沟槽栅功率MOSFET包括相并联的多个MOSFET单元结构和至少一个SBR单元结构。MOSFET单元结构的多晶硅栅的顶部通过接触孔连接到由正面金属层组成的栅极，源区和所述体区的顶部通过接触孔连接到由正面金属层组成的源极。SBR单元结构的多晶硅栅、源区和体区的顶部通过接触孔连接到由正面金属层组成的源极。本发明还公开了一种沟槽栅功率MOSFET的制造方法。本发明能嵌入SBR单元结构，从而能提高器件的恢复速率，实现快速恢复。
Description
技术领域
本发明涉及一种半导体集成电路制造领域，特别是涉及一种沟槽栅功率MOSFET。本发明还涉及一种沟槽栅功率MOSFET的制造方法。
背景技术
如图1所示，是现有沟槽栅功率MOSFET的结构示意图，现有沟槽栅功率MOSFET包括多个沟槽栅。
所述沟槽栅包括栅极沟槽，栅介质层102和多晶硅栅103，所述栅介质层102形成于所述栅极沟槽的底部表面和侧面，所述多晶硅栅103填充于所述沟槽栅中。
所述栅极沟槽形成于第一导电类型的第一外延层101中。
第二导电类型的体区104形成于第一外延层101中，所述多晶硅栅103的深度大于所述体区104的结深，被所述多晶硅栅103侧面覆盖所述体区104的表面用于形成沟道。
在所述体区104的顶部表面中形成有第一导电类型重掺杂的源区105。
漏区110由形成于所述第一外延层101背面的第一导电类型重掺杂区组成。
由位于所述体区104和所述漏区110之间的所述第一外延层101组成漂移区。
沟槽栅功率MOSFET包括多个并联的MOSFET单元结构201。
所述MOSFET单元结构201的所述多晶硅栅103的顶部通过接触孔107连接到由正面金属层109组成的栅极，所述源区105和所述体区104的顶部通过接触孔107连接到由正面金属层109组成的源极。
所述接触孔107穿过层间膜106，所述正面金属层109形成于所述层间膜106的表面。
所述漏区110的背面形成有由背面金属层111组成的漏极。
通常，所述第一外延层101形成于半导体衬底表面。所述半导体衬底为硅衬底，所述第一外延层101为硅外延层，所述栅介质层102为栅氧化层。
各所述MOSFET单元结构201的所述沟槽栅的所述栅极沟槽相连通且各所述MOSFET单元结构201的所述沟槽栅的所述多晶硅栅103连接。
在所述源区105对应的所述接触孔107的底部形成有第二导电类型重掺杂的体引出区108，所述源区105对应的所述接触孔107通过所述体引出区108和所述体区104接触。
所述半导体衬底具有第一导电类型重掺杂，所述漏区110由减薄后的所述半导体衬底直接组成；或者所述漏区110由在减薄后的所述半导体衬底中进行背面注入形成。
当所述沟槽栅功率MOSFET为N型器件时，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：当所述沟槽栅功率MOSFET为P型器件时，第一导电类型为P型，第二导电类型为N型。
如图2所示，是现有沟槽栅功率MOSFET的电路图；源极用S表示，漏极用D表示，栅极用G表示，衬底电极即所述体区104顶部对应的电极连接到源极S。
图1所示的现有沟槽栅功率MOSFET反向恢复较慢，不能实现快恢复。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅功率MOSFET，能嵌入超势垒整流器(Super Barrier Rectifier，SBR)单元结构，从而能提高器件的恢复速率，实现快速恢复。为此，本发明还提供一种沟槽栅功率MOSFET的制造方法。
为解决上述技术问题，本发明提供的沟槽栅功率MOSFET包括多个沟槽栅。
所述沟槽栅包括栅极沟槽，栅介质层和多晶硅栅，所述栅介质层形成于所述栅极沟槽的底部表面和侧面，所述多晶硅栅填充于所述沟槽栅中。
所述栅极沟槽形成于第一导电类型的第一外延层中。
第二导电类型的体区形成于第一外延层中，所述多晶硅栅的深度大于所述体区的结深，被所述多晶硅栅侧面覆盖所述体区的表面用于形成沟道。
在所述体区的顶部表面中形成有第一导电类型重掺杂的源区。
漏区由形成于所述第一外延层背面的第一导电类型重掺杂区组成。
由位于所述体区和所述漏区之间的所述第一外延层组成漂移区。
沟槽栅功率MOSFET包括多个MOSFET单元结构和至少一个SBR单元结构，各所述MOSFET单元结构和所述SBR单元结构相并联。
所述MOSFET单元结构的所述多晶硅栅的顶部通过接触孔连接到由正面金属层组成的栅极，所述源区和所述体区的顶部通过接触孔连接到由正面金属层组成的源极。
所述接触孔穿过层间膜，所述正面金属层形成于所述层间膜的表面。
所述SBR单元结构的所述多晶硅栅、所述源区和所述体区的顶部通过接触孔连接到由正面金属层组成的源极。
所述漏区的背面形成有由背面金属层组成的漏极，所述漏极为所述MOSFET单元结构和所述SBR单元结构共用。
进一步的改进是，所述沟槽栅功率MOSFET中，所述MOSFET单元结构和所述SBR单元结构按照1：1的个数比交替排列。
或者，所述MOSFET单元结构和所述SBR单元结构按照N：1的个数比交替排列，N为大于1的整数，在交替排列的方向上各区域的N相同或变化。
或者，所述MOSFET单元结构和所述SBR单元结构按照1：N的个数比交替排列，N为大于1的整数，在交替排列的方向上各区域的N相同或变化。
或者，所述MOSFET单元结构和所述SBR单元结构按照M：N的个数比交替排列，N为大于1的整数，M为大于1的整数，M和N相等或不相等，在交替排列的方向上各区域的N相同或变化，在交替排列的方向上各区域的M相同或变化。
进一步的改进是，所述第一外延层形成于半导体衬底表面。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层为硅外延层，所述栅介质层为栅氧化层。
进一步的改进是，各所述MOSFET单元结构的所述沟槽栅的所述栅极沟槽相连通且各所述MOSFET单元结构的所述沟槽栅的所述多晶硅栅连接。
各所述SBR单元结构的所述沟槽栅的所述多晶硅栅和各所述MOSFET单元结构的所述沟槽栅的所述多晶硅栅不连接。
进一步的改进是，在所述源区对应的所述接触孔的底部形成有第二导电类型重掺杂的体引出区，所述源区对应的所述接触孔通过所述体引出区和所述体区接触。
进一步的改进是，所述半导体衬底具有第一导电类型重掺杂，所述漏区由减薄后的所述半导体衬底直接组成；或者所述漏区由在减薄后的所述半导体衬底中进行背面注入形成。
进一步的改进是，所述沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的沟槽栅功率MOSFET的制造方法包括如下步骤：
步骤一、提供第一导电类型的第一外延层，在所述第一外延层中形成多个沟槽栅，包括如下分步骤：
步骤11、在所述第一外延层中形成多个栅极沟槽。
步骤12、在所述栅极沟槽的底部表面和侧面形成栅介质层。
步骤13、在形成有所述栅介质层的所述栅极沟槽中填充多晶硅形成多晶硅栅；所述沟槽栅包括由所述栅极沟槽、所述栅介质层和所述多晶硅栅组成的结构。
步骤二、进行第二导电类型的阱注入在所述第一外延层中形成体区，所述多晶硅栅的深度大于所述体区的结深，被所述多晶硅栅侧面覆盖所述体区的表面用于形成沟道。
步骤三、进行第一导电类型重掺杂的源注入在所述体区的顶部表面中形成源区。
步骤四、形成层间膜，接触孔和正面金属层，所述接触孔穿过层间膜，对所述正面金属层进行图形化形成栅极和源极。
沟槽栅功率MOSFET包括多个MOSFET单元结构和至少一个SBR单元结构，各所述MOSFET单元结构和所述SBR单元结构相并联。
所述MOSFET单元结构的所述多晶硅栅的顶部通过接触孔连接到所述栅极，所述源区和所述体区的顶部通过接触孔连接到所述源极。
所述SBR单元结构的所述多晶硅栅、所述源区和所述体区的顶部通过接触孔连接到所述源极。
步骤五、在所述第一外延层的背面形成由第一导电类型重掺杂区组成的漏区；由位于所述体区和所述漏区之间的所述第一外延层组成漂移区。
步骤六、在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极，所述漏极为所述MOSFET单元结构和所述SBR单元结构共用。
进一步的改进是，所述沟槽栅功率MOSFET中，所述MOSFET单元结构和所述SBR单元结构按照1：1的个数比交替排列。
或者，所述MOSFET单元结构和所述SBR单元结构按照N：1的个数比交替排列，N为大于1的整数，在交替排列的方向上各区域的N相同或变化。
或者，所述MOSFET单元结构和所述SBR单元结构按照1：N的个数比交替排列，N为大于1的整数，在交替排列的方向上各区域的N相同或变化。
或者，所述MOSFET单元结构和所述SBR单元结构按照M：N的个数比交替排列，N为大于1的整数，M为大于1的整数，M和N相等或不相等，在交替排列的方向上各区域的N相同或变化，在交替排列的方向上各区域的M相同或变化。
进一步的改进是，所述第一外延层形成于半导体衬底表面。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层为硅外延层；所述栅介质层为栅氧化层，采用热氧化工艺形成。
进一步的改进是，各所述MOSFET单元结构的所述沟槽栅的所述栅极沟槽相连通且各所述MOSFET单元结构的所述沟槽栅的所述多晶硅栅连接。
各所述SBR单元结构的所述沟槽栅的所述多晶硅栅和各所述MOSFET单元结构的所述沟槽栅的所述多晶硅栅不连接。
进一步的改进是，在所述接触孔的开口形成之后以及在开口中填充金属之前，还包括在所述源区对应的所述接触孔的底部形成第二导电类型重掺杂的体引出区的步骤，所述源区对应的所述接触孔通过所述体引出区和所述体区接触。
进一步的改进是，所述半导体衬底具有第一导电类型重掺杂，步骤五中，所述漏区由减薄后的所述半导体衬底直接组成。
或者，步骤五中，在对所述半导体衬底进行减薄之后，通过在减薄后的所述半导体衬底中进行背面注入形成所述漏区。
本发明通过将沟槽栅功率MOSFET的沟槽栅的连接结构做相应的改变，即至少一个沟槽栅的多晶硅栅连接到源极，这样连接到源极的多晶硅栅对应的单元结构会组成SBR单元结构，SBR单元结构和MOSFET单元结构一起实现并联，从而能实现在沟槽栅功率MOSFET中嵌入SBR单元结构，SBR单元结构具有较小的阈值电压和正向导通电压，从而能提高器件的恢复速率，实现快速恢复。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽栅功率MOSFET的结构示意图；
图2是现有沟槽栅功率MOSFET的电路图；
图3是本发明实施例沟槽栅功率MOSFET的结构示意图；
图4是本发明实施例沟槽栅功率MOSFET的电路图；
图5A-图5E是本发明实施例沟槽栅功率MOSFET的制造方法各步骤的器件结构意图。
具体实施方式
如图3所示，是本发明实施例沟槽栅功率MOSFET的结构示意图，本发明实施例沟槽栅功率MOSFET包括多个沟槽栅。
所述沟槽栅包括栅极沟槽401(请参考图5A所示)，栅介质层2和多晶硅栅3，所述栅介质层2形成于所述栅极沟槽401的底部表面和侧面，所述多晶硅栅3填充于所述沟槽栅中。
所述栅极沟槽401形成于第一导电类型的第一外延层1中。
第二导电类型的体区4形成于第一外延层1中，所述多晶硅栅3的深度大于所述体区4的结深，被所述多晶硅栅3侧面覆盖所述体区4的表面用于形成沟道。
在所述体区4的顶部表面中形成有第一导电类型重掺杂的源区5。
漏区10由形成于所述第一外延层1背面的第一导电类型重掺杂区组成。
由位于所述体区4和所述漏区10之间的所述第一外延层1组成漂移区。
沟槽栅功率MOSFET包括多个MOSFET单元结构301和至少一个SBR单元结构302，各所述MOSFET单元结构301和所述SBR单元结构302相并联。
所述MOSFET单元结构301的所述多晶硅栅3的顶部通过接触孔7连接到由正面金属层9组成的栅极，所述源区5和所述体区4的顶部通过接触孔7连接到由正面金属层9组成的源极。
所述接触孔7穿过层间膜6，所述正面金属层9形成于所述层间膜6的表面。
所述SBR单元结构302的所述多晶硅栅3、所述源区5和所述体区4的顶部通过接触孔7连接到由正面金属层9组成的源极。
所述漏区10的背面形成有由背面金属层11组成的漏极，所述漏极为所述MOSFET单元结构301和所述SBR单元结构302共用。
所述沟槽栅功率MOSFET中，所述MOSFET单元结构301和所述SBR单元结构302按照1：1的个数比交替排列。
或者，所述MOSFET单元结构301和所述SBR单元结构302按照N：1的个数比交替排列，N为大于1的整数，在交替排列的方向上各区域的N相同或变化。
或者，所述MOSFET单元结构301和所述SBR单元结构302按照1：N的个数比交替排列，N为大于1的整数，在交替排列的方向上各区域的N相同或变化。
或者，所述MOSFET单元结构301和所述SBR单元结构302按照M：N的个数比交替排列，N为大于1的整数，M为大于1的整数，M和N相等或不相等，在交替排列的方向上各区域的N相同或变化，在交替排列的方向上各区域的M相同或变化。
所述第一外延层1形成于半导体衬底表面。更优选择为，所述半导体衬底为硅衬底，所述第一外延层1为硅外延层，所述栅介质层2为栅氧化层。
各所述MOSFET单元结构301的所述沟槽栅的所述栅极沟槽401相连通且各所述MOSFET单元结构301的所述沟槽栅的所述多晶硅栅3连接。
各所述SBR单元结构302的所述沟槽栅的所述多晶硅栅3和各所述MOSFET单元结构301的所述沟槽栅的所述多晶硅栅3不连接。
在所述源区5对应的所述接触孔7的底部形成有第二导电类型重掺杂的体引出区8，所述源区5对应的所述接触孔7通过所述体引出区8和所述体区4接触。
所述半导体衬底具有第一导电类型重掺杂，所述漏区10由减薄后的所述半导体衬底直接组成；或者所述漏区10由在减薄后的所述半导体衬底中进行背面注入形成。
本发明实施例中，所述沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明实施例通过将沟槽栅功率MOSFET的沟槽栅的连接结构做相应的改变，即至少一个沟槽栅的多晶硅栅3连接到源极，这样连接到源极的多晶硅栅3对应的单元结构会组成SBR单元结构302，SBR单元结构302和MOSFET单元结构301一起实现并联，从而能实现在沟槽栅功率MOSFET中嵌入SBR单元结构302，SBR单元结构302具有较小的阈值电压和正向导通电压，从而能提高器件的恢复速率，实现快速恢复。
如图4所示，是本发明实施例沟槽栅功率MOSFET的电路图；可以看出，SBR单元结构302和MOSFET单元结构301相并联，图4中还给出了SBR单元结构302的放大图。单独考虑SBR单元结构302可以在，SBR单元结构302具有较小的正向导通电压即正向源漏电压VFSD，VFSD约为0.7V。由图4所示可知，SBR单元结构302中栅极G、源极S和衬底电极B连接在一起，漏极D单独接电压。以N型器件为例，当漏极D电压较大时，SBR单元结构302会导通，这时VFSD即为源极S和漏极D的电压差，等于栅极G和漏极D的电压差即VGD，也等于衬底电极B和漏极D的电压差即VBD，VGD对应于阈值电压VT′,根据阈值电压VT′的公式可以计算出VFSD，公式如下：
公式(1)中，VFB为平带电压，φF为所述体区4的费米势，εs为硅介电系数，q为电子电荷量，NA为所述体区4的掺杂浓度，VT为VBD为0V时的阈值电压。本发明实施例中VBD等于VT′。由公式(1)可以看出，VFSD未加程度电极B的电压的阈值电压VT还要小，故本发明实施例能降低VFSD，这样有利于器件快速恢复。
由图4可以看出，当漏极D的电压小于源极S的电压时，SBR单元结构302截止。
如图5A至图5E所示，是本发明实施例沟槽栅功率MOSFET的制造方法各步骤的器件结构意图，本发明实施例沟槽栅功率MOSFET的制造方法包括如下步骤：
步骤一提供第一导电类型的第一外延层1，所述第一外延层1形成于半导体衬底表面。较佳为，所述半导体衬底为硅衬底，所述第一外延层1为硅外延层。
在所述第一外延层1中形成多个沟槽栅，包括如下分步骤：
步骤11、如图5A所示，在所述第一外延层1中形成多个栅极沟槽401。
步骤12、如图5B所示，在所述栅极沟槽401的底部表面和侧面形成栅介质层2。所述栅介质层2为栅氧化层，采用热氧化工艺形成。
步骤13、如图5B所示，在形成有所述栅介质层2的所述栅极沟槽401中填充多晶硅形成多晶硅栅3；所述沟槽栅包括由所述栅极沟槽401、所述栅介质层2和所述多晶硅栅3组成的结构。
本发明实施例中，后续对应的各MOSFET单元结构301的所述沟槽栅的所述栅极沟槽401相连通且各所述MOSFET单元结构301的所述沟槽栅的所述多晶硅栅3连接。
后续对应的各SBR单元结构302的所述沟槽栅的所述多晶硅栅3和各所述MOSFET单元结构301的所述沟槽栅的所述多晶硅栅3不连接。
步骤二、如图5C所示，进行第二导电类型的阱注入在所述第一外延层1中形成体区4，所述多晶硅栅3的深度大于所述体区4的结深，被所述多晶硅栅3侧面覆盖所述体区4的表面用于形成沟道。
步骤三、如图5C所示，进行第一导电类型重掺杂的源注入在所述体区4的顶部表面中形成源区5。
步骤四、如图5D所示，形成层间膜6，接触孔7的开口402，开口402穿过所述层间膜6。
在所述接触孔7的开口402形成之后以及在开口402中填充金属之前，还包括在所述源区5对应的所述接触孔7的底部形成第二导电类型重掺杂的体引出区8的步骤，所述源区5对应的所述接触孔7通过所述体引出区8和所述体区4接触。
如图5E所示，在开口402中填充金属形成接触孔7，之后形成正面金属层9，所述接触孔7穿过层间膜6，对所述正面金属层9进行图形化形成栅极和源极。
沟槽栅功率MOSFET包括多个MOSFET单元结构301和至少一个SBR单元结构302，各所述MOSFET单元结构301和所述SBR单元结构302相并联。
所述MOSFET单元结构301的所述多晶硅栅3的顶部通过接触孔7连接到所述栅极，所述源区5和所述体区4的顶部通过接触孔7连接到所述源极。
所述SBR单元结构302的所述多晶硅栅3、所述源区5和所述体区4的顶部通过接触孔7连接到所述源极。
所述沟槽栅功率MOSFET中，所述MOSFET单元结构301和所述SBR单元结构302按照1：1的个数比交替排列。
或者，所述MOSFET单元结构301和所述SBR单元结构302按照N：1的个数比交替排列，N为大于1的整数，在交替排列的方向上各区域的N相同或变化。
或者，所述MOSFET单元结构301和所述SBR单元结构302按照1：N的个数比交替排列，N为大于1的整数，在交替排列的方向上各区域的N相同或变化。
或者，所述MOSFET单元结构301和所述SBR单元结构302按照M：N的个数比交替排列，N为大于1的整数，M为大于1的整数，M和N相等或不相等，在交替排列的方向上各区域的N相同或变化，在交替排列的方向上各区域的M相同或变化。
步骤五、如图5E所示，在所述第一外延层1的背面形成由第一导电类型重掺杂区组成的漏区10；由位于所述体区4和所述漏区10之间的所述第一外延层1组成漂移区。
所述半导体衬底具有第一导电类型重掺杂，所述漏区10由减薄后的所述半导体衬底直接组成。或者，在对所述半导体衬底进行减薄之后，通过在减薄后的所述半导体衬底中进行背面注入形成所述漏区10。
步骤六、如图5E所示，在所述漏区10的背面形成背面金属层11并由所述背面金属层11组成漏极，所述漏极为所述MOSFET单元结构301和所述SBR单元结构302共用。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种沟槽栅功率MOSFET，其特征在于，包括多个沟槽栅；
所述沟槽栅包括栅极沟槽，栅介质层和多晶硅栅，所述栅介质层形成于所述栅极沟槽的底部表面和侧面，所述多晶硅栅填充于所述沟槽栅中；
所述栅极沟槽形成于第一导电类型的第一外延层中；
第二导电类型的体区形成于第一外延层中，所述多晶硅栅的深度大于所述体区的结深，被所述多晶硅栅侧面覆盖所述体区的表面用于形成沟道；
在所述体区的顶部表面中形成有第一导电类型重掺杂的源区；
漏区由形成于所述第一外延层背面的第一导电类型重掺杂区组成；
由位于所述体区和所述漏区之间的所述第一外延层组成漂移区；
沟槽栅功率MOSFET包括多个MOSFET单元结构和至少一个SBR单元结构，各所述MOSFET单元结构和所述SBR单元结构相并联；
所述MOSFET单元结构的所述多晶硅栅的顶部通过接触孔连接到由正面金属层组成的栅极，所述源区和所述体区的顶部通过接触孔连接到由正面金属层组成的源极；
所述接触孔穿过层间膜，所述正面金属层形成于所述层间膜的表面；
所述SBR单元结构的所述多晶硅栅、所述源区和所述体区的顶部通过接触孔连接到由正面金属层组成的源极；
所述漏区的背面形成有由背面金属层组成的漏极，所述漏极为所述MOSFET单元结构和所述SBR单元结构共用。
2.如权利要求1所述的沟槽栅功率MOSFET，其特征在于：所述沟槽栅功率MOSFET中，所述MOSFET单元结构和所述SBR单元结构按照1：1的个数比交替排列；
或者，所述MOSFET单元结构和所述SBR单元结构按照N：1的个数比交替排列，N为大于1的整数，在交替排列的方向上各区域的N相同或变化；
或者，所述MOSFET单元结构和所述SBR单元结构按照1：N的个数比交替排列，N为大于1的整数，在交替排列的方向上各区域的N相同或变化；
或者，所述MOSFET单元结构和所述SBR单元结构按照M：N的个数比交替排列，N为大于1的整数，M为大于1的整数，M和N相等或不相等，在交替排列的方向上各区域的N相同或变化，在交替排列的方向上各区域的M相同或变化。
3.如权利要求1所述的沟槽栅功率MOSFET，其特征在于：所述第一外延层形成于半导体衬底表面。
4.如权利要求3所述的沟槽栅功率MOSFET，其特征在于：所述半导体衬底为硅衬底，所述第一外延层为硅外延层，所述栅介质层为栅氧化层。
5.如权利要求1所述的沟槽栅功率MOSFET，其特征在于：各所述MOSFET单元结构的所述沟槽栅的所述栅极沟槽相连通且各所述MOSFET单元结构的所述沟槽栅的所述多晶硅栅连接；
各所述SBR单元结构的所述沟槽栅的所述多晶硅栅和各所述MOSFET单元结构的所述沟槽栅的所述多晶硅栅不连接。
6.如权利要求1所述的沟槽栅功率MOSFET，其特征在于：在所述源区对应的所述接触孔的底部形成有第二导电类型重掺杂的体引出区，所述源区对应的所述接触孔通过所述体引出区和所述体区接触。
7.如权利要求3所述的沟槽栅功率MOSFET，其特征在于：所述半导体衬底具有第一导电类型重掺杂，所述漏区由减薄后的所述半导体衬底直接组成；或者所述漏区由在减薄后的所述半导体衬底中进行背面注入形成。
8.如权利要求1至7中任一权项所述的沟槽栅功率MOSFET，其特征在于：所述沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
9.一种沟槽栅功率MOSFET的制造方法，其特征在于，包括如下步骤：
步骤一、提供第一导电类型的第一外延层，在所述第一外延层中形成多个沟槽栅，包括如下分步骤：
步骤11、在所述第一外延层中形成多个栅极沟槽；
步骤12、在所述栅极沟槽的底部表面和侧面形成栅介质层；
步骤13、在形成有所述栅介质层的所述栅极沟槽中填充多晶硅形成多晶硅栅；所述沟槽栅包括由所述栅极沟槽、所述栅介质层和所述多晶硅栅组成的结构；
步骤二、进行第二导电类型的阱注入在所述第一外延层中形成体区，所述多晶硅栅的深度大于所述体区的结深，被所述多晶硅栅侧面覆盖所述体区的表面用于形成沟道；
步骤三、进行第一导电类型重掺杂的源注入在所述体区的顶部表面中形成源区；
步骤四、形成层间膜，接触孔和正面金属层，所述接触孔穿过层间膜，对所述正面金属层进行图形化形成栅极和源极；
沟槽栅功率MOSFET包括多个MOSFET单元结构和至少一个SBR单元结构，各所述MOSFET单元结构和所述SBR单元结构相并联；
所述MOSFET单元结构的所述多晶硅栅的顶部通过接触孔连接到所述栅极，所述源区和所述体区的顶部通过接触孔连接到所述源极；
所述SBR单元结构的所述多晶硅栅、所述源区和所述体区的顶部通过接触孔连接到所述源极；
步骤五、在所述第一外延层的背面形成由第一导电类型重掺杂区组成的漏区；由位于所述体区和所述漏区之间的所述第一外延层组成漂移区；
步骤六、在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极，所述漏极为所述MOSFET单元结构和所述SBR单元结构共用。
10.如权利要求9所述的沟槽栅功率MOSFET的制造方法，其特征在于：所述沟槽栅功率MOSFET中，所述MOSFET单元结构和所述SBR单元结构按照1：1的个数比交替排列；
或者，所述MOSFET单元结构和所述SBR单元结构按照N：1的个数比交替排列，N为大于1的整数，在交替排列的方向上各区域的N相同或变化；
或者，所述MOSFET单元结构和所述SBR单元结构按照1：N的个数比交替排列，N为大于1的整数，在交替排列的方向上各区域的N相同或变化；
或者，所述MOSFET单元结构和所述SBR单元结构按照M：N的个数比交替排列，N为大于1的整数，M为大于1的整数，M和N相等或不相等，在交替排列的方向上各区域的N相同或变化，在交替排列的方向上各区域的M相同或变化。
11.如权利要求9所述的沟槽栅功率MOSFET的制造方法，其特征在于：所述第一外延层形成于半导体衬底表面。
12.如权利要求11所述的沟槽栅功率MOSFET的制造方法，其特征在于：所述半导体衬底为硅衬底，所述第一外延层为硅外延层；
所述栅介质层为栅氧化层，采用热氧化工艺形成。
13.如权利要求9所述的沟槽栅功率MOSFET的制造方法，其特征在于：各所述MOSFET单元结构的所述沟槽栅的所述栅极沟槽相连通且各所述MOSFET单元结构的所述沟槽栅的所述多晶硅栅连接；
各所述SBR单元结构的所述沟槽栅的所述多晶硅栅和各所述MOSFET单元结构的所述沟槽栅的所述多晶硅栅不连接。
14.如权利要求1所述的沟槽栅功率MOSFET的制造方法，其特征在于：在所述接触孔的开口形成之后以及在开口中填充金属之前，还包括在所述源区对应的所述接触孔的底部形成第二导电类型重掺杂的体引出区的步骤，所述源区对应的所述接触孔通过所述体引出区和所述体区接触。
15.如权利要求11所述的沟槽栅功率MOSFET的制造方法，其特征在于：所述半导体衬底具有第一导电类型重掺杂，步骤五中，所述漏区由减薄后的所述半导体衬底直接组成；
或者，步骤五中，在对所述半导体衬底进行减薄之后，通过在减薄后的所述半导体衬底中进行背面注入形成所述漏区。
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| Application Number | Priority Date | Filing Date | Title |
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| CN201910089924.6A Pending CN109817720A (zh) | 2019-01-30 | 2019-01-30 | 沟槽栅功率mosfet及制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN113314592A (zh) * | 2021-05-28 | 2021-08-27 | 滁州华瑞微电子科技有限公司 | 一种集成sbr的低损耗高压超结器件及其制备方法 |
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