CN109756229B - 适用于无线通信***的可配置σδadc调制器 - Google Patents
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Abstract
本发明公开了一种适用于无线通信***的可配置ΣΔADC调制器，包括一个可配置不同阶数的积分器，时钟电路模块，所述的积分器包括运算放大器，本发明中的可配置ΣΔADC调制器，通过利用运放共享技术，在同样电路规模的情况下，较传统结构可实现高二阶的精度。通过时序控制及引入控制位，可以根据不同应用场合的需要，可配置实现二阶ΣΔADC调制器或三阶ΣΔADC调制器，在同等电路规模情况下，所实现的ΣΔADC调制器精度更高、功耗更低、芯片面积更小。
Description
技术领域
本发明属于集成电路技术领域，具体涉及一种适用于无线通信***的可配置ΣΔADC调制器。
背景技术
为模拟与数字集成电路的关键接口，高性能ADC对整个混合信号***的性能至关重要。ΣΔADC主要是通过过采样和噪声整形将大部分的量化噪声功率搬移到高频部分，再利用数字滤波器将量化噪声滤除，从而实现高精度。ΣΔADC调制器的精度主要由过采样倍数和噪声整形的阶数来决定。过采样倍数越高，量化噪声的噪声谱密度越低，噪声整形的阶数越高，信号带内的噪声被抑制的越多，从而提高输出的信噪比。
上述现有技术存在以下缺点；
对于同一设备或者不同的应用场合，需要根据情况进行配置所需要的ΣΔADC调制器精度，现有技术中一般都是设置两套不同精度的设备，这就导致造价和功耗方面的倍增，不利于生产经营。
发明内容
本发明的目的在于克服现有技术的不足，提供一种适用于无线通信***的可配置ΣΔADC调制器，该适用于无线通信***的可配置ΣΔADC调制器利用运放共享技术，在不增加积分器个数的情况下，提高噪声整形阶数，具有很大的意义。同时根据不同的应用场合，合理配置所需要的ΣΔADC调制器精度，则可以进一步降低功耗，具有很高的应用价值。
本发明是通过以下技术方案实现的：
一种适用于无线通信***的可配置ΣΔADC调制器，包括一个可配置不同阶数的积分器，时钟电路模块，所述的积分器包括运算放大器，
所述的运算放大器的正向输入端接地，反向输入端依次经开关K12、电容CS1和开关K11接积分器模块输入信号，所述的电容CS1两侧分别经开关K13和开关K14接地，开关K14设置在运算放大器的反相输入端侧；
所述的运算放大器的输出端依次经开关K41、电容Ca和开关K42接积分器模块输出信号相连，所述的电容Ca两侧分别经开关K43和开关K44接地，所述的开关K43设置在运算放大器的输出端侧，
所述的运算放大器的反相输入端经两组并联的电容组后接入运算放大器的输出端，其中一组电容组由并联的电容Ch1、电容Ch2和电容Ch3构成，另外一组电容组由并联的电容Cs2和电容Cs3构成，其中，所述的电容Ch1、电容Ch2、电容Ch3和电容Cs2和电容Cs3两端分别对应串接开关K15，开关K16，开关K25，开关K26，开关K35，开关K36，开关K31，开关K21，开关K22，开关K31和开关K32，所述的电容Cs2和电容Cs3两侧分别经开关K23和开关K24以及开关K33和开关K34接地，所述的开关K24和开关K34设置在运算放大器的反相输入端侧；
其中，各开关分成多组以分别或同时与时序控制信号连接，其中，所述的开关K11和开关K14为a组，开关K12、开关K13、开关K15、开关K16、开关K21和开关K24为b组，开关K41和开关K44为c组，开关K42和开关K43为d组，开关K32、开关K33、开关K35和开关K36为e组，开关K31和开关K34为f组，开关K22、开关K23、开关K25和开关K26为g组。
在上述技术方案中，所述的时钟电路模块包括可从参考时钟CLK产生占空比25％的四相非交叠时钟电路以及产生所述的时序控制信号的逻辑电路。
在上述技术方案中，所述的四相非交叠时钟产生电路包括一个二分频时钟产生电路(1)和第一时钟处理电路(2)、第二时钟处理电路(3)、第三时钟处理电路(4)、第四时钟处理电路(5)，二分频时钟产生电路为一个D触发器，时钟端C接参考时钟CLK，输入输入端D与反向输出端Qn相接，所述的第一时钟处理电路(2)、第二时钟处理电路(3)、第三时钟处理电路(4)、第四时钟处理电路(5)电路结构相同，分别包括一个D触发器，一个PMOS管，一个反相器，所述的D触发器时钟端C接PMOS管栅极，PMOS管源极接电源Vdd，PMOS管漏极接D触发器反向输出端Qn，并经过一个反相器输出处理后的时钟信号，所述的二分频时钟产生电路反向输出端Qn输出时钟E，与第一时钟处理电路(2)、第二时钟处理电路(3)的数据输入端D相接，同时时钟E接反相器产生互补时钟F后与第三时钟处理电路(4)、第四时钟处理电路(5)的数据输入端D相接，第一时钟处理电路(2)、第三时钟处理电路(4)的时钟端C接参考时钟CLK，参考时钟CLK接反相器产生互补时钟接第二时钟处理电路(3)、第四时钟处理电路(5)的时钟端C，第一时钟处理电路(2)、第二时钟处理电路(3)、第三时钟处理电路(4)、第四时钟处理电路(5)分别输出占空比25％的四相非交叠时钟A、B、C、D。
在上述技术方案中，所述的逻辑电路包括：
时钟A、B接二输入或门产生控制信号P1；
时钟C、D接二输入或门产生控制信号P2；
时钟B接缓冲器产生控制信号P3；
时钟A接缓冲器产生控制信号P4；
时钟A接延时单元与时钟A接二输入与门产生控制信号P5；
控制信号P4接反相器与控制信号P5接二输入与门产生控制信号、控制信号P5接反相器与控制信号P4接二输入与门产生控制信号，接二输入或门产生控制信号P6；
控制位Ctrl与控制信号P3接二输入与门产生控制信号Pa；
控制位Ctrl与控制信号P4接二输入与门产生控制信号Pb；
控制位Ctrl接反相器与控制信号P3接二输入与门产生控制信号、控制位Ctrl与控制信号P6接二输入与门产生控制信号，接二输入或门产生控制信号Pc；
控制位Ctrl接反相器与控制信号P4接二输入与门产生控制信号、控制位Ctrl与控制信号P5接二输入与门产生控制信号，接二输入或门产生控制信号Pd，
其中，所述的控制位Ctrl被设定为全0或全1以表示积分器模块配置为二阶或三阶；
时钟P1控制a组开关，时钟P2控制b组开关，时钟Pa控制f组开关，控制信号P3控制g组开关，时钟Pb控制e组开关，时钟Pd控制d组开关，时钟Pc控制c组开关。
在上述技术方案中，还包括一个计算输入信号和反馈DAC输出信号差值的加法器单元(10)，一个实现量化功能的量化器(30)和一个基于开关电容的反馈DAC(40)，所述的输入信号X(z)和反馈DAC(4)的输出信号相减，其差值输入积分器及时钟电路模块(20)；积分器及时钟电路模块(20)的输出信号作为量化器(30)的输入信号；量化器(30)的输出信号即为输出信号Y(z)，同时作为反馈DAC(40)的输入信号。
本发明的优点和有益效果为：
本发明中的可配置ΣΔADC调制器，通过利用运放共享技术，在同样电路规模的情况下，较传统结构可实现高二阶的精度。通过时序控制及引入控制位，可以根据不同应用场合的需要，可配置实现二阶ΣΔADC调制器或三阶ΣΔADC调制器，在同等电路规模情况下，所实现的ΣΔADC调制器精度更高、功耗更低、芯片面积更小。
附图说明
图1为本发明可配置ΣΔADC调制器及时钟电路结构图；
图2为本发明可配置ΣΔADC调制器及时钟电路中积分器模块电路原理图；
图3为本发明可配置ΣΔADC调制器及时钟电路中占空比25％的四相非交叠时钟产生电路原理图。
图4为本发明可配置ΣΔADC调制器及时钟电路中特定控制时序逻辑电路原理图。
图5为本发明可配置ΣΔADC调制器及时钟电路的控制时序；
图6为本发明可配置ΣΔADC调制器及时钟电路配置为二阶时积分器电路原理图；
图7为本发明可配置ΣΔADC调制器及时钟电路配置为二阶时调制器结构图；
图8为本发明可配置ΣΔADC调制器及时钟电路配置为三阶时积分器电路原理图；
图9为本发明可配置ΣΔADC调制器及时钟电路配置为三阶时调制器结构图。
对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，可以根据以上附图获得其他的相关附图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面结合具体实施例进一步说明本发明的技术方案。
本发明的一种适用于无线通信***的可配置ΣΔADC调制器，包括一个可配置不同阶数的积分器，时钟电路模块，所述的积分器包括运算放大器，一个计算输入信号和反馈DAC输出信号差值的加法器单元，一个实现量化功能的量化器和一个基于开关电容的反馈DAC。输入信号X(z)和反馈DAC的输出信号相减，其差值输入积分器及时钟电路模块；积分器及时钟电路模块的输出信号作为量化器的输入信号；量化器的输出信号即为输出信号Y(z)，同时作为反馈DAC的输入信号。
所述的运算放大器的正向输入端接地，反向输入端依次经开关K12、电容CS1和开关K11接积分器模块输入信号，所述的电容CS1两侧分别经开关K13和开关K14接地，开关K14设置在运算放大器的反相输入端侧；
所述的运算放大器的输出端依次经开关K41、电容Ca和开关K42接积分器模块输出信号相连，所述的电容Ca两侧分别经开关K43和开关K44接地，所述的开关K43设置在运算放大器的输出端侧，
所述的运算放大器的反相输入端经两组并联的电容组后接入运算放大器的输出端，其中一组电容组由并联的电容Ch1、电容Ch2和电容Ch3构成，另外一组电容组由并联的电容Cs2和电容Cs3构成，其中，所述的电容Ch1、电容Ch2、电容Ch3和电容Cs2和电容Cs3两端分别对应串接开关K15，开关K16，开关K25，开关K26，开关K35，开关K36，开关K31，开关K21，开关K22，开关K31和开关K32，所述的电容Cs2和电容Cs3两侧分别经开关K23和开关K24以及开关K33和开关K34接地，所述的开关K24和开关K34设置在运算放大器的反相输入端侧；
其中，各开关分成多组以分别或同时与时序控制信号连接，其中，所述的开关K11和开关K14为a组，开关K12、开关K13、开关K15、开关K16、开关K21和开关K24为b组，开关K41和开关K44为c组，开关K42和开关K43为d组，开关K32、开关K33、开关K35和开关K36为e组，开关K31和开关K34为f组，开关K22、开关K23、开关K25和开关K26为g组。所述的开关开关为电子开关，如mos管开关等。
所述的时钟电路模块包括可从参考时钟CLK产生占空比25％的四相非交叠时钟电路以及产生所述的时序控制信号的逻辑电路。所述的四相非交叠时钟产生电路包括一个二分频时钟产生电路(1)和第一时钟处理电路(2)、第二时钟处理电路(3)、第三时钟处理电路(4)、第四时钟处理电路(5)，二分频时钟产生电路为一个D触发器，时钟端C接参考时钟CLK，输入输入端D与反向输出端Qn相接，所述的第一时钟处理电路(2)、第二时钟处理电路(3)、第三时钟处理电路(4)、第四时钟处理电路(5)电路结构相同，分别包括一个D触发器，一个PMOS管，一个反相器，所述的D触发器时钟端C接PMOS管栅极，PMOS管源极接电源Vdd，PMOS管漏极接D触发器反向输出端Qn，并经过一个反相器输出处理后的时钟信号，所述的二分频时钟产生电路反向输出端Qn输出时钟E，与第一时钟处理电路(2)、第二时钟处理电路(3)的数据输入端D相接，同时时钟E接反相器产生互补时钟F后与第三时钟处理电路(4)、第四时钟处理电路(5)的数据输入端D相接，第一时钟处理电路(2)、第三时钟处理电路(4)的时钟端C接参考时钟CLK，参考时钟CLK接反相器产生互补时钟接第二时钟处理电路(3)、第四时钟处理电路(5)的时钟端C，第一时钟处理电路(2)、第二时钟处理电路(3)、第三时钟处理电路(4)、第四时钟处理电路(5)分别输出占空比25％的四相非交叠时钟A、B、C、D。
所述的逻辑电路包括：
时钟A、B接二输入或门产生控制信号P1；
时钟C、D接二输入或门产生控制信号P2；
时钟B接缓冲器产生控制信号P3；
时钟A接缓冲器产生控制信号P4；
时钟A接延时单元与时钟A接二输入与门产生控制信号P5；
控制信号P4接反相器与控制信号P5接二输入与门产生控制信号、控制信号P5接反相器与控制信号P4接二输入与门产生控制信号，接二输入或门产生控制信号P6；
控制位Ctrl与控制信号P3接二输入与门产生控制信号Pa；
控制位Ctrl与控制信号P4接二输入与门产生控制信号Pb；
控制位Ctrl接反相器与控制信号P3接二输入与门产生控制信号、控制位Ctrl与控制信号P6接二输入与门产生控制信号，接二输入或门产生控制信号Pc；
控制位Ctrl接反相器与控制信号P4接二输入与门产生控制信号、控制位Ctrl与控制信号P5接二输入与门产生控制信号，接二输入或门产生控制信号Pd，其中，所述的控制位Ctrl为全0或全1，如通过按键或选项等方式设定以表示积分器模块配置为二阶或三阶；
时钟P1控制a组开关，时钟P2控制b组开关，时钟Pa控制f组开关，控制信号P3控制g组开关，时钟Pb控制e组开关，时钟Pd控制d组开关，时钟Pc控制c组开关。
具体地，所述的可配置ΣΔADC调制器的控制方法，控制位Ctrl为0时，积分器模块配置为二阶，时钟P1控制a组开关，时钟P2控制b组开关，时钟P3控制g组和c组开关，时钟P4控制d组开关，e组和f组开关保持常开并不接入电路；
当控制位Ctrl为0，即本发明所述的可配置不同阶数的积分器模块配置为二阶时，电容Cs1左侧与开关开关K11和开关K13右侧相连，开关K11左侧与积分器模块输入信号相连，开关K13左侧与地相连，电容Cs1右侧与开关开关K12和开关K14左侧相连，开关K12右侧与运算放大器反相输入端相连，开关K14右侧与地相连；运算放大器正相输入端与地相连；电容Cs2左侧与开关开关K21和开关K23右侧相连，开关K21左侧与运算放大器输出信号相连，开关K23左侧与地相连，电容Cs2右侧与开关开关K22和开关K24左侧相连，开关K22右侧与运算放大器反相输入端相连，开关K24右侧与地相连；电容Ch1左侧与开关开关K15右侧相连，开关K15左侧与运算放大器反相输入端相连，电容Ch1右侧与开关开关K16左侧相连，开关K16右侧与运算放大器输出信号相连；电容Ch2左侧与开关开关K25右侧相连，开关K25左侧与运算放大器反相输入端相连，电容Ch2右侧与开关开关K26左侧相连，开关K26右侧与运算放大器输出信号相连；电容Ca左侧与开关开关K41和开关K43右侧相连，开关K41左侧与运算放大器输出信号相连，开关K43左侧与地相连，电容Ca右侧与开关开关K42和开关K44左侧相连，开关K42右侧与积分器模块输出信号相连，开关K44右侧与地相连。
从图中可以看出，时钟P1控制开关开关K11、开关K14，时钟P2控制开关开关K12、开关K13、开关K15、开关K16、开关K21、开关K24，时钟P3控制开关开关K22、开关K23、开关K25、开关K26、开关K41、开关K44，时钟P4控制开关开关K42、开关K43。显然P1和P2为两相非交叠时钟。当P1为高电平时，第一级积分器工作在采样模式，积分器模块的输入信号对采样电容Cs1进行充电，第一级积分器的采样电容Cs1和保持电容Ch1均不与运算放大器相连接。当P2为高电平时候，第一级积分器工作在保持模式，采样电容Cs1上的电荷转移到保持电容Ch1上，此时第二级积分器工作在采样模式，第一级积分器的输出对采样电容Cs2进行充电，积分器输出端的采样保持电容Ca不与运算放大器相连接。当P3为高电平时候，第二级积分器工作在保持模式，采样电容Cs2上的电荷转移到保持电容Ch2上，此时积分器输出端的采样保持电容Ca工作在采样模式，第二级积分器的输出对电容Ca进行充电。当P4为高电平时候，电容Ca上的电容转移给量化器，电路开始量化比较。
控制位Ctrl为1时，积分器模块配置为三阶，时钟P1控制a组开关，时钟P2控制b组开关，时钟P3控制f组和g组开关，时钟P4控制e组开关，时钟P5控制d组开关，时钟P4、P5异或后产生的时序控制c组开关。当控制位Ctrl为1，即本发明所述的可配置不同阶数的积分器模块配置为三阶时，电容Cs1左侧与开关开关K11和开关K13右侧相连，开关K11左侧与积分器模块输入信号相连，开关K13左侧与地相连，电容Cs1右侧与开关开关K12和开关K14左侧相连，开关K12右侧与运算放大器反相输入端相连，开关K14右侧与地相连；运算放大器正相输入端与地相连；电容Cs2左侧与开关开关K21和开关K23右侧相连，开关K21左侧与运算放大器输出信号相连，开关K23左侧与地相连，电容Cs2右侧与开关开关K22和开关K24左侧相连，开关K22右侧与运算放大器反相输入端相连，开关K24右侧与地相连；电容Cs3左侧与开关开关K31和开关K33右侧相连，开关K31左侧与运算放大器输出信号相连，开关K33左侧与地相连，电容Cs3右侧与开关开关K32和开关K34左侧相连，开关K32右侧与运算放大器反相输入端相连，开关K34右侧与地相连；电容Ch1左侧与开关开关K15右侧相连，开关K15左侧与运算放大器反相输入端相连，电容Ch1右侧与开关开关K16左侧相连，开关K16右侧与运算放大器输出信号相连；电容Ch2左侧与开关开关K25右侧相连，开关K25左侧与运算放大器反相输入端相连，电容Ch2右侧与开关开关K26左侧相连，开关K26右侧与运算放大器输出信号相连；电容Ch3左侧与开关开关K35右侧相连，开关K35左侧与运算放大器反相输入端相连，电容Ch3右侧与开关开关K36左侧相连，开关K36右侧与运算放大器输出信号相连；电容Ca左侧与开关开关K41和开关K43右侧相连，开关K41左侧与运算放大器输出信号相连，开关K43左侧与地相连，电容Ca右侧与开关开关K42和开关K44左侧相连，开关K42右侧与积分器模块输出信号相连，开关K44右侧与地相连。
从图中可以看出，时钟P1控制开关开关K11、开关K14，时钟P2控制开关开关K12、开关K13、开关K15、开关K16、开关K21、开关K24，时钟P3控制开关开关K22、开关K23、开关K25、开关K26、开关K31、开关K34，时钟P4控制开关开关K32、开关K33、开关K35、开关K36，时钟P5控制开关开关K42、开关K43，时钟P4、P5异或后产生的时序控制开关K41、开关K44。显然P1和P2为两相非交叠时钟。当P1为高电平时，第一级积分器工作在采样模式，积分器模块的输入信号对采样电容Cs1进行充电，第一级积分器的采样电容Cs1和保持电容Ch1均不与运算放大器相连接。当P2为高电平时候，第一级积分器工作在保持模式，采样电容Cs1上的电荷转移到保持电容Ch1上，此时第二级积分器工作在采样模式，第一级积分器的输出对采样电容Cs2进行充电，第二级积分器的采样电容Cs2和保持电容Ch2均不与运算放大器相连接，第三级积分器的采样电容Cs3和保持电容Ch3均不与运算放大器相连接，积分器输出端的采样保持电容Ca不与运算放大器相连接。当P3为高电平时候，第二级积分器工作在保持模式，采样电容Cs2上的电荷转移到保持电容Ch2上，此时第三级积分器工作在采样模式，第二级积分器的输出对采样电容Cs3进行充电，积分器输出端的采样保持电容Ca不与运算放大器相连接。当时钟P4、P5异或后产生的时序为高电平时候，第三级积分器工作在保持模式，采样电容Cs3上的电荷转移到保持电容Ch3上，此时积分器输出端的采样保持电容Ca工作在采样模式，第三级积分器的输出对电容Ca进行充电。当P5为高电平时候，电容Ca上的电容转移给量化器，电路开始量化比较。
而且，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个与另一个具有相同名称的部件区分开来，而不一定要求或者暗示这些部件之间存在任何这种实际的关系或者顺序。
以上对本发明做了示例性的描述，应该说明的是，在不脱离本发明的核心的情况下，任何简单的变形、修改或者其他本领域技术人员能够不花费创造性劳动的等同替换均落入本发明的保护范围。
Claims (5)
1.一种适用于无线通信***的可配置ΣΔADC调制器，其特征在于：包括一个可配置不同阶数的积分器，时钟电路模块，所述的积分器包括运算放大器，
所述的运算放大器的正向输入端接地，反向输入端依次经开关K12、电容CS1和开关K11接积分器模块输入信号，所述的电容CS1两侧分别经开关K13和开关K14接地，开关K14设置在运算放大器的反相输入端侧；
所述的运算放大器的输出端依次经开关K41、电容Ca和开关K42接积分器模块输出信号相连，所述的电容Ca两侧分别经开关K43和开关K44接地，所述的开关K43设置在运算放大器的输出端侧，
所述的运算放大器的反相输入端经两组并联的电容组后接入运算放大器的输出端，其中一组电容组由并联的电容Ch1、电容Ch2和电容Ch3构成，另外一组电容组由并联的电容Cs2和电容Cs3构成，其中，所述的电容Ch1、电容Ch2、电容Ch3和电容Cs2和电容Cs3两端分别对应串接开关K15，开关K16，开关K25，开关K26，开关K35，开关K36，开关K31，开关K21，开关K22，开关K31和开关K32，所述的电容Cs2和电容Cs3两侧分别经开关K23和开关K24以及开关K33和开关K34接地，所述的开关K24和开关K34设置在运算放大器的反相输入端侧；
其中，各开关分成多组以分别或同时与时序控制信号连接，其中，所述的开关K11和开关K14为a组，开关K12、开关K13、开关K15、开关K16、开关K21和开关K24为b组，开关K41和开关K44为c组，开关K42和开关K43为d组，开关K32、开关K33、开关K35和开关K36为e组，开关K31和开关K34为f组，开关K22、开关K23、开关K25和开关K26为g组。
2.如权利要求1所述的可配置ΣΔADC调制器，其特征在于：所述的时钟电路模块包括可从参考时钟CLK产生占空比25％的四相非交叠时钟电路以及产生所述的时序控制信号的逻辑电路。
3.如权利要求2所述的可配置ΣΔADC调制器，其特征在于：所述的四相非交叠时钟产生电路包括一个二分频时钟产生电路(1)和第一时钟处理电路(2)、第二时钟处理电路(3)、第三时钟处理电路(4)、第四时钟处理电路(5)，二分频时钟产生电路为一个D触发器，时钟端C接参考时钟CLK，输入输入端D与反向输出端Qn相接，所述的第一时钟处理电路(2)、第二时钟处理电路(3)、第三时钟处理电路(4)、第四时钟处理电路(5)电路结构相同，分别包括一个D触发器，一个PMOS管，一个反相器，所述的D触发器时钟端C接PMOS管栅极，PMOS管源极接电源Vdd，PMOS管漏极接D触发器反向输出端Qn，并经过一个反相器输出处理后的时钟信号，所述的二分频时钟产生电路反向输出端Qn输出时钟E，与第一时钟处理电路(2)、第二时钟处理电路(3)的数据输入端D相接，同时时钟E接反相器产生互补时钟F后与第三时钟处理电路(4)、第四时钟处理电路(5)的数据输入端D相接，第一时钟处理电路(2)、第三时钟处理电路(4)的时钟端C接参考时钟CLK，参考时钟CLK接反相器产生互补时钟接第二时钟处理电路(3)、第四时钟处理电路(5)的时钟端C，第一时钟处理电路(2)、第二时钟处理电路(3)、第三时钟处理电路(4)、第四时钟处理电路(5)分别输出占空比25％的四相非交叠时钟A、B、C、D。
4.如权利要求3所述的可配置ΣΔADC调制器，其特征在于：所述的逻辑电路包括：
时钟A、B接二输入或门产生控制信号P1；
时钟C、D接二输入或门产生控制信号P2；
时钟B接缓冲器产生控制信号P3；
时钟A接缓冲器产生控制信号P4；
时钟A接延时单元与时钟A接二输入与门产生控制信号P5；
控制信号P4接反相器与控制信号P5接二输入与门产生控制信号、控制信号P5接反相器与控制信号P4接二输入与门产生控制信号，接二输入或门产生控制信号P6；
控制位Ctrl与控制信号P3接二输入与门产生控制信号Pa；
控制位Ctrl与控制信号P4接二输入与门产生控制信号Pb；
控制位Ctrl接反相器与控制信号P3接二输入与门产生控制信号、控制位Ctrl与控制信号P6接二输入与门产生控制信号，接二输入或门产生控制信号Pc；
控制位Ctrl接反相器与控制信号P4接二输入与门产生控制信号、控制位Ctrl与控制信号P5接二输入与门产生控制信号，接二输入或门产生控制信号Pd，
其中，所述的控制位Ctrl被设定为全0或全1以表示积分器模块配置为二阶或三阶；
时钟P1控制a组开关，时钟P2控制b组开关，时钟Pa控制f组开关，控制信号P3控制g组开关，时钟Pb控制e组开关，时钟Pd控制d组开关，时钟Pc控制c组开关。
5.如权利要求4所述的可配置ΣΔADC调制器，其特征在于：还包括一个计算输入信号和反馈DAC输出信号差值的加法器单元(10)，一个实现量化功能的量化器(30)和一个基于开关电容的反馈DAC(40)，所述的输入信号X(z)和反馈DAC(4)的输出信号相减，其差值输入积分器及时钟电路模块(20)；积分器及时钟电路模块(20)的输出信号作为量化器(30)的输入信号；量化器(30)的输出信号即为输出信号Y(z)，同时作为反馈DAC(40)的输入信号。
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