CN109726569A - 一种加/脱密数据独立二通道判决***及其应用 - Google Patents
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Abstract
本发明公开了一种加/脱密数据独立二通道判决***及其应用，该***包括嵌入式处理器、协议处理芯片、第一算法处理芯片和第二算法处理芯片，嵌入式处理器分别与协议处理芯片、第一算法处理芯片、第二算法处理芯片双向电连接，用于对协议处理芯片进行策略配置和密钥管理、以及对第一算法处理芯片和第二算法处理芯片进行密钥配置；协议处理芯片分别与第一算法处理芯片、第二算法处理芯片双向电连接，用于将数据包从协议处理芯片发送到第一算法处理芯片、第二算法处理芯片中进行加密/脱密运算后返回。本发明极大降低了由于采用单路算法处理芯片进行运算可能存在的运算结果出错的概率，避免了加密运算结果出错导致磁盘阵列数据无法恢复的风险。
Description
技术领域
本发明属于计算机信息安全技术领域，具体涉及一种加/脱密数据独立二通道判决***及其应用。
背景技术
随着计算机应用的普及、互联网及移动存储设备的发展，终端智能程度的提高，存储容量的增大，人们越来越喜欢将一些隐私数据以文件的形式保存在终端中。为了保护用户的隐私，即保证终端中存储的文件的安全，对文件进行加密、解密等处理显得格外重要。如何有效地实现文件进行统一安全存放、集中管理和使用，就成了电子文件目前面临的严峻挑战。
现有的网络传输中的数据加/脱密方法是利用加/脱密的算法和加/脱密的密钥对目标数据进行加/脱密，在数据接收方收到该加/脱密数据后通过加/脱密的算法和加/脱密的密钥对该数据进行解密或加密，从而达到传输网络数据的目的，此种做法的特点在于如果是相同的明文数据就有相同的密文数据，但是在加/脱密运算结果出错时，容易导致磁盘阵列数据无法恢复。
发明内容
为了解决上述技术问题，本发明提供了一种加/脱密数据独立二通道判决***及其应用。
为了达到上述目的，本发明的技术方案如下：
本发明提供一种加/脱密数据独立二通道判决***，包括嵌入式处理器、协议处理芯片、第一算法处理芯片和第二算法处理芯片，所述嵌入式处理器分别与协议处理芯片、第一算法处理芯片、第二算法处理芯片双向电连接，用于对协议处理芯片进行策略配置和密钥管理、以及对第一算法处理芯片和第二算法处理芯片进行密钥配置；
所述协议处理芯片分别与第一算法处理芯片、第二算法处理芯片双向电连接，用于将数据包从协议处理芯片发送到第一算法处理芯片、第二算法处理芯片中进行加密/脱密运算后返回。
作为优选的方案，所述嵌入式处理器运行嵌入式Linux操作***。
作为优选的方案，所述协议处理芯片集成有加密组件和脱密组件，所述加密组件和脱密组件由输入端至输出端均依次电连接有FC接口、FC协议解析模块、SM4算法调度模块、加/脱密数据独立二通道判决模块、FC协议封装模块、以及FC接口，所述加密组件和脱密组件的SM4算法调度模块分别与密钥管理模块双向电连接，所述密钥管理模块与第一算法处理芯片、第二算法处理芯片双向电连接。
作为优选的方案，所述第一算法处理芯片、第二算法处理芯片中均分别集成有多个算法处理模块。
作为优选的方案，本发明还提供一种加密数据独立二通道判决方法，包括以下步骤：
S1、应用服务器侧的明文数据包通过协议处理芯片的FC接口输入后，首先进行FC协议解析，然后通过SM4算法调度模块通过密钥管理模块同时发送至第一算法处理芯片、第二算法处理芯片中；
S2、第一算法处理芯片、第二算法处理芯片通过各自的算法处理模块对数据包进行加密运算，并将密文返回给协议处理芯片的加/脱密数据独立二通道判决模块；
S3、协议处理芯片的加/脱密数据独立二通道判决模块收到两路密文后依次对每个比特位进行比对，如果两路密文的所有比特位都相同，则将密文发送到FC封装模块进行数据包重组，最后通过FC接口将密文发送到存储阵列侧；如果两路密封有任意比特位不相同，则将密文丢弃。
作为优选的方案，本发明还提供一种脱密数据独立二通道判决方法，包括以下步骤：
S1、存储阵列侧的密文数据包通过协议处理芯片的FC接口输入后，首先进行FC协议解析，然后通过SM4算法调度模块通过密钥管理模块同时发送至第一算法处理芯片、第二算法处理芯片中；
S2、第一算法处理芯片、第二算法处理芯片通过各自的算法处理模块对数据包进行脱密运算，并将明文返回给协议处理芯片（FPGA0）的加/脱密数据独立二通道判决模块；
S3、协议处理芯片的加/脱密数据独立二通道判决模块收到两路明文后依次对每个比特位进行比对，如果两路明文的所有比特位都相同，则将明文发送到FC协议封装模块进行数据包重组，最后通过FC接口将明文发送到应用服务器侧；如果两路明文有任意比特位不相同，则将明文丢弃。
本发明具有以下有益效果：本发明采用两路独立的高速算法芯片对待加/脱密数据进行同步加/脱密处理，两路算法芯片的运算结果同时反馈给协议处理芯片进行比对判决，只有当两路算法芯片对同一数据的运算结果一致时才判定运算结果有效，否则判定运算结果无效。本发明极大降低了由于采用单路算法处理芯片进行运算可能存在的运算结果出错的概率，避免了加密运算结果出错导致磁盘阵列数据无法恢复的风险。
附图说明
图1为本发明一种加/脱密数据独立二通道判决***的结构原理图。
具体实施方式
下面结合附图详细说明本发明的优选实施方式。
为了达到本发明的目的，如图1所示，在本发明的其中一种实施方式中提供一种加/脱密数据独立二通道判决***，包括嵌入式处理器、协议处理芯片FPGA0、第一算法处理芯片FPGA1和第二算法处理芯片FPGA2，所述嵌入式处理器分别与协议处理芯片FPGA0、第一算法处理芯片FPGA1、第二算法处理芯片FPGA2双向电连接，用于对协议处理芯片FPGA0进行策略配置和密钥管理、以及对第一算法处理芯片FPGA1和第二算法处理芯片FPGA2进行密钥配置；
所述协议处理芯片FPGA0分别与第一算法处理芯片FPGA1、第二算法处理芯片FPGA2双向电连接，用于将数据包从协议处理芯片FPGA0发送到第一算法处理芯片FPGA1、第二算法处理芯片FPGA2中进行加密/脱密运算后返回。
本实施例采用两路独立的高速算法芯片对待加/脱密数据进行同步加/脱密处理，两路算法芯片的运算结果同时反馈给协议处理芯片进行比对判决，只有当两路算法芯片对同一数据的运算结果一致时才判定运算结果有效，否则判定运算结果无效。
具体地，所述嵌入式处理器运行嵌入式Linux操作***。
具体地，所述协议处理芯片FPGA0集成有加密组件和脱密组件，所述加密组件和脱密组件由输入端至输出端均依次电连接有FC接口、FC协议解析模块、SM4算法调度模块、加/脱密数据独立二通道判决模块、FC协议封装模块、以及FC接口，所述加密组件和脱密组件的SM4算法调度模块分别与密钥管理模块双向电连接，所述密钥管理模块与第一算法处理芯片FPGA1、第二算法处理芯片FPGA2双向电连接。
具体地，所述第一算法处理芯片FPGA1、第二算法处理芯片FPGA2中均分别集成有多个算法处理模块, 能够同时对相同的数据包进行加/脱密处理。
为了进一步地优化本发明的实施效果，在本发明的另一种实施方式中，在前述内容的基础上，本发明还提供一种加密数据独立二通道判决方法，包括以下步骤：
S1、应用服务器侧的明文数据包通过协议处理芯片FPGA0的FC接口输入后，首先进行FC协议解析，然后通过SM4算法调度模块通过密钥管理模块同时发送至第一算法处理芯片FPGA1、第二算法处理芯片FPGA2中；
S2、第一算法处理芯片FPGA1、第二算法处理芯片FPGA2通过各自的算法处理模块对数据包进行加密运算，并将密文返回给协议处理芯片FPGA0的加/脱密数据独立二通道判决模块；
S3、协议处理芯片FPGA0的加/脱密数据独立二通道判决模块收到两路密文后依次对每个比特位进行比对，如果两路密文的所有比特位都相同，则将密文发送到FC封装模块进行数据包重组，最后通过FC接口将密文发送到存储阵列侧；如果两路密封有任意比特位不相同，则将密文丢弃。
本实施例通过对加密数据的独立二通道判决极大降低了由于采用单路算法处理芯片进行运算可能存在的运算结果出错的概率，基本避免了加密运算结果出错导致磁盘阵列数据无法恢复的风险。
为了进一步地优化本发明的实施效果，在本发明的另一种实施方式中，在前述内容的基础上，本发明还提供一种脱密数据独立二通道判决方法，包括以下步骤：
S1、存储阵列侧的密文数据包通过协议处理芯片FPGA0的FC接口输入后，首先进行FC协议解析，然后通过SM4算法调度模块通过密钥管理模块同时发送至第一算法处理芯片FPGA1、第二算法处理芯片FPGA2中；
S2、第一算法处理芯片FPGA1、第二算法处理芯片FPGA2通过各自的算法处理模块对数据包进行脱密运算，并将明文返回给协议处理芯片FPGA0的加/脱密数据独立二通道判决模块；
S3、协议处理芯片FPGA0的加/脱密数据独立二通道判决模块收到两路明文后依次对每个比特位进行比对，如果两路明文的所有比特位都相同，则将明文发送到FC协议封装模块进行数据包重组，最后通过FC接口将明文发送到应用服务器侧；如果两路明文有任意比特位不相同，则将明文丢弃。
本实施例通过对脱密数据的独立二通道判决极大降低了由于采用单路算法处理芯片进行运算可能存在的运算结果出错的概率，基本避免了脱密运算结果出错导致读取磁盘阵列数据错误的风险。
目前，在存储加密领域未见采用纯硬件实现独立二通道数据加/脱密运算并比对结果的技术应用。存储加/脱密算法以扇区为单位进行数据加/脱密运算，扇区的大小为512字节，加/脱密算法输入/输出的明(密)文大小也是512字节。正常情况下数据的加/脱密处理结果应该是正确的。当数据的加/脱密处理异常时，单路算法无法进行正确性判断，独立二通道判决机制可以通过比对丢弃异常数据包并进行重新处理。当数据包中有n比特数据加/脱密处理异常时，采用独立二通道判决机制可以将出错的概率降低为原来的(N-n)!/(N!)，其中N=512*8=4096，n≤N。
在本发明中，“连接”、“相连”、“连”、“接”、“电连接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。
以上所述的仅是本发明的优选实施方式，应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。
Claims (6)
1.一种加/脱密数据独立二通道判决***，其特征在于，包括嵌入式处理器、协议处理芯片（FPGA0）、第一算法处理芯片（FPGA1）和第二算法处理芯片（FPGA2），所述嵌入式处理器分别与协议处理芯片（FPGA0）、第一算法处理芯片（FPGA1）、第二算法处理芯片（FPGA2）双向电连接，用于对协议处理芯片（FPGA0）进行策略配置和密钥管理、以及对第一算法处理芯片（FPGA1）和第二算法处理芯片（FPGA2）进行密钥配置；
所述协议处理芯片（FPGA0）分别与第一算法处理芯片（FPGA1）、第二算法处理芯片（FPGA2）双向电连接，用于将数据包从协议处理芯片（FPGA0）发送到第一算法处理芯片（FPGA1）、第二算法处理芯片（FPGA2）中进行加密/脱密运算后返回。
2.根据权利要求1所述的加/脱密数据独立二通道判决***，其特征在于，所述嵌入式处理器运行嵌入式Linux操作***。
3.根据权利要求1所述的加/脱密数据独立二通道判决***，其特征在于，所述协议处理芯片（FPGA0）集成有加密组件和脱密组件，所述加密组件和脱密组件由输入端至输出端均依次电连接有FC接口、FC协议解析模块、SM4算法调度模块、加/脱密数据独立二通道判决模块、FC协议封装模块、以及FC接口，所述加密组件和脱密组件的SM4算法调度模块分别与密钥管理模块双向电连接，所述密钥管理模块与第一算法处理芯片（FPGA1）、第二算法处理芯片（FPGA2）双向电连接。
4.根据权利要求1所述的加/脱密数据独立二通道判决***，其特征在于，所述第一算法处理芯片（FPGA1）、第二算法处理芯片（FPGA2）中均分别集成有多个算法处理模块。
5.一种加密数据独立二通道判决方法，其特征在于，包括以下步骤：
S1、应用服务器侧的明文数据包通过协议处理芯片（FPGA0）的FC接口输入后，首先进行FC协议解析，然后通过SM4算法调度模块通过密钥管理模块同时发送至第一算法处理芯片（FPGA1）、第二算法处理芯片（FPGA2）中；
S2、第一算法处理芯片（FPGA1）、第二算法处理芯片（FPGA2）通过各自的算法处理模块对数据包进行加密运算，并将密文返回给协议处理芯片（FPGA0）的加/脱密数据独立二通道判决模块；
S3、协议处理芯片（FPGA0）的加/脱密数据独立二通道判决模块收到两路密文后依次对每个比特位进行比对，如果两路密文的所有比特位都相同，则将密文发送到FC封装模块进行数据包重组，最后通过FC接口将密文发送到存储阵列侧；如果两路密封有任意比特位不相同，则将密文丢弃。
6.一种脱密数据独立二通道判决方法，其特征在于，包括以下步骤：
S1、存储阵列侧的密文数据包通过协议处理芯片（FPGA0）的FC接口输入后，首先进行FC协议解析，然后通过SM4算法调度模块通过密钥管理模块同时发送至第一算法处理芯片（FPGA1）、第二算法处理芯片（FPGA2）中；
S2、第一算法处理芯片（FPGA1）、第二算法处理芯片（FPGA2）通过各自的算法处理模块对数据包进行脱密运算，并将明文返回给协议处理芯片（FPGA0）的加/脱密数据独立二通道判决模块；
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