CN109712591A - 时序控制方法、时序控制芯片和显示装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 39
- 230000005611 electricity Effects 0.000 claims description 5
- 240000002853 Nelumbo nucifera Species 0.000 claims description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 claims description 2
- 235000006510 Nelumbo pentapetala Nutrition 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000012545 processing Methods 0.000 description 17
- 125000004122 cyclic group Chemical group 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000001914 filtration Methods 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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Abstract
本申请公开一种时序控制方法、时序控制芯片和显示装置,其中,时序控制方法包括以下步骤:根据锁相环的输入端接收到的初始时钟信号或反馈时钟信号,产生第一时钟信号;根据初始时钟信号和第一时钟信号,确定锁相环的电荷泵系数;控制锁相环根据电荷泵系数锁相,产生第二时钟信号。本申请技术方案可实现快速且准确的锁相。
Description
技术领域
本申请涉及显示技术领域,特别涉及一种时序控制方法、时序控制芯片和显示装置。
背景技术
这里的陈述仅提供与本申请有关的背景信息,而不必然地构成现有技术。时序控制芯片(Timer control register Integrated circuit,TCON IC)是显示装置中的重要组件,对显示装置的驱动时序进行控制,以实现画面的正常显示。在TCON IC的运行过程中,需要根据外部输入的初始时钟信号,产生相应的目标时钟信号,以保障外部时钟和内部时钟的同步,从而正确抓取和处理显示数据,而上述目标时钟信号是由TCON IC中的锁相环所产生的。
由于锁相环的锁相需要一定时间,当外部输入的初始时钟信号发生较大变化时,将会产生较长时间的失锁状态,导致显示装置的显示异常。
发明内容
本申请的主要目的是提出一种时序控制方法,实现了快速且准确的锁相,以保障显示装置中画面的正常显示。
为实现上述目的,本申请提出的时序控制方法,包括以下步骤:
根据锁相环的输入端接收到的初始时钟信号或反馈时钟信号,产生第一时钟信号;
根据所述初始时钟信号和所述第一时钟信号,确定锁相环的电荷泵系数;
控制所述锁相环根据所述电荷泵系数锁相,产生第二时钟信号。
可选地,在所述控制所述锁相环根据所述电荷泵系数锁相,产生第二时钟信号的步骤之后,所述时序控制方法还包括以下步骤:
比对所述第二时钟信号的频率和预设频率范围;
当所述第二时钟信号的频率处于所述预设频率范围以内时,根据所述第二时钟信号产生目标时钟信号,并输出所述目标时钟信号;
当所述第二时钟信号的频率处于所述预设频率范围以外时,将所述第二时钟信号作为反馈时钟信号反馈至所述锁相环的输入端,并返回执行根据锁相环的输入端接收到的反馈时钟信号,产生第一时钟信号的步骤。
可选地,在当所述第二时钟信号的频率处于所述预设频率范围以外时,将所述第二时钟信号作为反馈时钟信号反馈至所述输入端的步骤之后,所述时序控制方法还包括以下步骤:
累计所述第二时钟信号的反馈次数;
比对所述反馈次数和预设次数;
当所述反馈次数大于所述预设次数时,生成提示信号;或,
累计所述锁相环的输入端接收到初始时钟信号至当前将所述第二时钟信号作为反馈时钟信号反馈至所述输入端之间的失锁时长;
比对所述失锁时长和预设时长;
当所述失锁时长大于所述预设时长时,生成提示信号。
可选地,根据锁相环的输入端接收到的反馈时钟信号,产生第一时钟信号的步骤包括:
根据目标分频倍数N,对所述反馈时钟信号分频,产生第三时钟信号;
根据所述第三时钟信号,产生第一时钟信号;
其中,所述第三时钟信号的频率是所述反馈时钟信号的频率的1/N,所述第一时钟信号的频率与所述第三时钟信号的频率相当。
可选地,所述根据所述初始时钟信号和所述第一时钟信号,确定锁相环的电荷泵系数的步骤包括:
计算所述第一时钟信号和所述初始时钟信号的频率差值,并根据所述频率差值的绝对值产生数字控制信号;
将所述数字控制信号转换为系数调节信号,其中,所述系数调节信号为模拟型;
根据所述系数调节信号,确定所述电荷泵系数。
为实现上述目的,本申请还提出一种时序控制芯片,所述时序控制芯片包括锁相环,所述锁相环包括电荷泵组件,所述电荷泵组件的电荷泵系数根据锁相环的输入端接收到的初始时钟信号或反馈时钟信号可调。
可选地,所述锁相环包括鉴相器以及压控振荡器,所述鉴相器的输入端设置为接收所述初始时钟信号或所述反馈时钟信号,所述鉴相器的输出端连接于所述电荷泵组件的输入端;所述压控振荡器的输入端连接于所述电荷泵组件的输出端,所述压控振荡器的输出端设置为输出目标时钟信号。
可选地,所述时序控制芯片包括分频器,所述分频器的输入端连接于所述压控振荡器的输出端,所述分频器的输出端连接于所述鉴相器的输入端。
可选地,所述电荷泵组件包括计算电路,数模转换电路以及可变系数电荷泵,所述计算电路的输入端连接于所述鉴相器的输出端,所述计算电路设置为根据所述鉴相器输出的频率差值,产生数字控制信号;所述数模转换电路的输入端连接于所述计算电路的输出端,所述数模转换电路设置为将所述数字控制信号转换为系数调节信号,所述系数调节信号为模拟型;所述可变系数电荷泵的输入端连接于所述数模转换电路的输出端,所述可变系数电荷泵的输出端连接于所述压控振荡器的输入端,所述可变系数电荷泵根据所述系数调节信号产生相应的电荷泵系数。
为实现上述目的,本申请进一步提出一种显示装置,所述显示装置包括显示面板以及时序控制芯片,所述时序控制芯片与所述显示面板电连接,所述时序控制芯片包括锁相环,所述锁相环包括电荷泵组件,所述电荷泵组件的电荷泵系数根据锁相环的输入端接收到的初始时钟信号或反馈时钟信号可调。
本申请技术方案中,时序控制方法包括以下步骤:根据锁相环的输入端接收到的初始时钟信号或反馈时钟信号,产生第一时钟信号;根据初始时钟信号和第一时钟信号,确定锁相环的电荷泵系数;控制锁相环根据电荷泵系数锁相,产生第二时钟信号。在本申请中,锁相环中的电荷泵系数根据第一时钟信号和初始时钟信号变化,而电荷泵系数的变化将导致每次循环中对时钟信号频率的补偿幅度的变化,因此,可以根据所需的频率补偿幅度确定相应的电荷泵系数,以提高锁相的速度和精度,改善锁相效果,保障显示装置的正常显示。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图示出的结构获得其他的附图。
图1为一范例中时序控制芯片的结构示意图;
图2为图1中锁相环的结构示意图;
图3为本申请时序控制方法一实施例的流程示意图;
图4为本申请时序控制方法另一实施例的流程示意图;
图5为本申请时序控制芯片一实施例的结构示意图。
本申请目的的实现、功能特点及优点将结合实施例,参照附图做进一步说明。
具体实施方式
下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本申请的一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本申请保护的范围。
需要说明,若本申请实施例中有涉及方向性指示(诸如上、下、左、右、前、后……),则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等,如果该特定姿态发生改变时,则该方向性指示也相应地随之改变。
另外,若本申请实施例中有涉及“第一”、“第二”等的描述,则该“第一”、“第二”等的描述仅用于描述目的,而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外,全文中出现的“和/或”的含义为,包括三个并列的方案,以“A和/或B”为例,包括A方案,或B方案,或A和B同时满足的方案。另外,各个实施例之间的技术方案可以相互结合,但是必须是以本领域普通技术人员能够实现为基础,当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在,也不在本申请要求的保护范围之内。
在一范例中,如图1所示,TCON IC包括锁相环100’和数据处理模块200’。其中,锁相环100’根据初始时钟信号CLKo产生目标时钟信号CLKf,并将目标时钟信号CLKf输出给数据处理模块200’。数据处理模块200’在目标时钟信号CLKf的控制下抓取初始显示数据DATAo,经处理后产生目标显示数据DATAf,以驱动显示装置的显示面板中画面的显示。如图2所示,锁相环100’包括依次连接而形成环路的鉴相器110’、电荷泵120’、压控振荡器130’和分频器140’,其中,初始时钟信号CLKo自鉴相器110’的输入端进入锁相环100’,而目标时钟信号CLKf经压控振荡器130’的输出端从锁相环100’输出。当时钟信号在锁相环100’中循环时,鉴相器110’获取当前状态下的初始时钟信号CLKo和第三时钟信号,其中,第三时钟信号由第二时钟信号经分频器140’分频后产生,而这里的第二时钟信号是在前一次循环中压控振荡器130’生成的,鉴相器进一步得到第三时钟信号与初始时钟信号CLKo的频率差值ΔF输出给电荷泵120’,电荷泵120’根据该频率差值ΔF产生一相应的调节电压ΔV,该调节电压ΔV进一步控制压控振荡器130’输出本次循环中产生的第二时钟信号,其中,ΔV=M*ΔF,M为电荷泵120’的电荷泵系数,本次循环后第二时钟信号的频率满足F2=N*ΔV+F2’,N为压控振荡器系数,F2’为前一次循环所产生的第二时钟信号的频率。根据上述描述可知,在本范例的锁相环100’中,压控振荡器130’所产生的第二时钟信号的频率满足F2=M*N*ΔF+F2’,也就是说,当电荷泵系数M和压控振荡器系数N一定时,每次能够补偿的相对频率差值(F2-F2’)/ΔF=M*N也是固定的。若初始时钟信号CLKo发生了较大的变化,锁相环100’将长时间处于失锁状态,很容易导致显示的异常。
本申请提出一种时序控制方法,其中锁相环的电荷泵系数可变,从而可根据初始时钟信号的变化改变电荷泵系数,提高锁相的速度和准确性。
在本申请的一实施例中,如图3所示,该时序控制方法包括以下步骤:
步骤S100、根据锁相环的输入端接收到的初始时钟信号或反馈时钟信号,产生第一时钟信号;
锁相环的输入端设置为接收外部输入的初始时钟信号CLKo,经过锁相环锁相后,使内部产生的目标时钟信号CLKf和外部输入的初始时钟信号CLKo同步,从而为TCON IC中的数据处理模块提供时序参考,以保障显示数据的正确处理。在第一次循环过程中,锁相环的输入端接收初始时钟信号,并根据初始时钟信号产生第一时钟信号。具体的,可以将初始时钟信号直接作为第一时钟信号,也可以对初始时钟信号进行低通滤波等处理,将提高了信噪比、优化了波形之后的初始时钟信号作为第一时钟信号。在之后的循环过程中,锁相环的输入端接收初始时钟信号和反馈时钟信号,其中,接收到的初始时钟信号为后续电荷泵系数的确定提供参考,也就是电荷泵系数与初始时钟信号有关,而接收到的反馈时钟信号则为本次循环中第一时钟信号的产生提供参考,也就是在锁相环的每次循环(除去第一次循环)中,第一时钟信号都是随着反馈时钟信号的变化而变化的,以适应锁相需求,具体地,可以直接将反馈时钟信号作为第一时钟信号,或者根据锁相环对反馈时钟信号的处理,将分频、滤波等处理后的反馈时钟信号作为第一时钟信号。
步骤S200、根据初始时钟信号和第一时钟信号,确定锁相环的电荷泵系数;
根据范例中的描述可知,锁相环每次能够补偿的相对频率差值为M*N,其中,M为电荷泵系数,N为压控振荡器系数。为了使锁相环每次补偿的相对频率差值满足效率和精度的需求,根据初始时钟信号和第一时钟信号,确定锁相环的电荷泵系数M。具体的,可以通过计算初始时钟信号和第一时钟信号的频率差值或者相位差值,确定电荷泵系数M。通常,当初始时钟信号和第一时钟信号的频率差值或者相位差值较大时,即偏离锁相状态较为严重时,确定一较大的电荷泵系数M以提高每次循环中补偿的相对频率差值,从而提高锁相速度;当初始时钟信号和第一时钟信号的频率差值或者相位差值较小时,即相对接近锁相状态时,确定一较小的电荷泵系数M以减小每次循环中补偿的相对频率差值,一方面有助于提高锁相的准确度,另一方面也可以有效避免过补偿情况的产生。
步骤S300、控制锁相环根据电荷泵系数锁相,产生第二时钟信号。
在确定电荷泵系数后,控制锁相环根据电荷泵系数锁相,从而产生第二时钟信号。第二时钟信号可以由压控振荡器产生,通过一次或多次补偿,使锁相环内外的时钟信号同步,以保障TCON IC的数据处理模块能够按照正确的时序处理显示数据。
在本实施例中,时序控制方法包括以下步骤:根据锁相环的输入端接收到的初始时钟信号或反馈时钟信号,产生第一时钟信号;根据初始时钟信号和第一时钟信号,确定锁相环的电荷泵系数;控制锁相环根据电荷泵系数锁相,产生第二时钟信号。在本申请中,锁相环中的电荷泵系数根据第一时钟信号和初始时钟信号变化,而电荷泵系数的变化将导致每次循环中对时钟信号频率的补偿幅度的变化,因此,可以根据所需的频率补偿幅度确定相应的电荷泵系数,以提高锁相的速度和精度,改善锁相效果,保障显示装置的正常显示。
可选的,如图4所示,在本申请的另一实施例中,在步骤S300之后,时序控制方法还包括以下步骤:
步骤S400、比对第二时钟信号的频率和预设频率范围;
步骤S510、当第二时钟信号的频率处于预设频率范围以内时,根据第二时钟信号产生目标时钟信号,并输出目标时钟信号;
步骤S520、当第二时钟信号的频率处于预设频率范围以外时,将第二时钟信号作为反馈时钟信号反馈至锁相环的输入端,并返回执行根据锁相环的输入端接收到的反馈时钟信号,产生第一时钟信号的步骤。
具体的,在TCON IC中,数据处理模块所需的目标时钟信号CLKf的频率可以不是一个确定值,而是在一定的预设频率范围以内,在这种情况下,数据处理模块都能够正确抓取到初始显示数据并进行处理以生成目标显示数据。在一具体示例中,预设频率范围可以是在初始时钟信号CLKo频率的20kHz左右范围。为了提高锁相环的处理效率,在产生第二时钟信号之后,通过比对第二时钟信号的频率和预设频率范围,确定是否还需要继续在锁相环循环时钟信号以补偿频率差值。当第二时钟信号的频率处于预设频率范围以内时,表明此时锁相环所产生的第二时钟信号已经满足数据处理的要求,则根据第二时钟信号产生目标时钟信号CLKf,并输出目标时钟信号。具体的,可以将第二时钟信号直接作为目标时钟信号CLKf,也可以对第二时钟信号进行倍频、滤波等处理后,将处理后的第二时钟信号作为目标时钟信号CLKf,以满足显示驱动的需求。当第二时钟信号的频率处于预设频率范围以外时,表明此时仍然处于失锁状态,第二时钟信号的频率不能满足显示数据的处理要求,需要继续在锁相环中循环,以补偿频率差值,因此将第二时钟信号作为反馈时钟信号反馈至锁相环的输入端,并返回执行根据锁相环的输入端接收到的反馈时钟信号,产生第一时钟信号的步骤,也就是根据反馈的第二时钟信号产生第一时钟信号,继续补偿频率差值,直至所产生的第二时钟信号满足显示驱动的需求。
可选的,在本申请的又一实施例中,为了避免在锁相环无法通过自身负反馈以调节内外时钟信号同步的情况下,其长时间处于失锁状态而导致显示装置的运行异常,对锁相过程中的循环次数或失锁时间进行监测,以确定锁相环的运行状态,以便相关人员及时维护TCON IC,保障显示装置的正常运行。
在一具体示例中,在当第二时钟信号的频率处于预设频率范围以外时,将第二时钟信号作为反馈时钟信号反馈至输入端的步骤之后,时序控制方法还包括以下步骤:
步骤S611、累计第二时钟信号的反馈次数;
步骤S612、比对反馈次数和预设次数;
步骤S613、当反馈次数大于预设次数时,生成提示信号。
在本示例中,通过监测锁相环中的循环次数,确定是否出现了无法通过自身负反馈有效调节内外时钟信号同步的情形,当反馈次数大于预设次数时,即多次循环后仍然无法有效锁相时,生成提示信号以提示相关人员。
在另一具体示例中,在当第二时钟信号的频率处于预设频率范围以外时,将第二时钟信号作为反馈时钟信号反馈至输入端的步骤之后,时序控制方法还包括以下步骤:
步骤S621、累计锁相环的输入端接收到初始时钟信号至当前将第二时钟信号作为反馈时钟信号反馈至输入端之间的失锁时长;
步骤S622、比对失锁时长和预设时长;
步骤S623、当失锁时长大于预设时长时,生成提示信号。
在本示例中,通过监测锁相环的失锁时长,确定是否出现了无法通过自身负反馈有效调节内外时钟信号同步的情形,当失锁时长大于预设时长时,即经过较长时间仍然无法有效锁相时,生成提示信号以提示相关人员。
在本申请的上述实施例中,根据锁相环的输入端接收到的反馈时钟信号,产生第一时钟信号的步骤包括:
步骤S110、根据目标分频倍数N,对反馈时钟信号分频,产生第三时钟信号;
步骤S120、根据第三时钟信号,产生第一时钟信号;
其中,第三时钟信号的频率是反馈时钟信号的频率的1/N,第一时钟信号的频率与第三时钟信号的频率相当。
在TCON IC之外,数据可以以串行方式传输,而在TCON IC之内,数据可以以并行方式被处理,因此,在TCON IC内部的工作频率有可能远高于输入的初始时钟信号CLKo的频率,相应的,锁相环所需产生的目标时钟信号CLKf相对初始时钟信号CLKo往往是经过倍频处理之后产生的。而在根据初始时钟信号CLKo和第一时钟信号确定电荷泵系数M时,为了便于比对,有必要使初始时钟信号CLKo和第一时钟信号的频率或相位相当。在本申请中,通过对产生的第二时钟信号分频,将循环过程中产生的高频信号还原为与初始时钟信号CLKo的频率相当的低频信号,即根据目标分频倍数N,对反馈时钟信号分频,产生第三时钟信号,并将第三时钟信号直接作为第一时钟信号,或者,对第三时钟信号进行滤波等优化处理,将处理后的第三时钟信号作为第一时钟信号,以待后续步骤的执行,其中,第三时钟信号的频率是反馈时钟信号的频率的1/N,且第一时钟信号的频率与第三时钟信号的频率相当。
可选的,在上述实施例中,步骤S200包括:
步骤S210、计算第一时钟信号和初始时钟信号的频率差值,并根据频率差值的绝对值产生数字控制信号;
步骤S220、将数字控制信号转换为系数调节信号,其中,系数调节信号为模拟型;
步骤S231、根据系数调节信号,确定电荷泵系数。
在包括电荷泵的锁相环中,信号通常是数字型的,并以数字方式被处理,以改善锁相效果。然而,对于一种可变系数电荷泵而言,其电荷泵系数是根据模拟信号,例如模拟电压信号的改变来调节的。因此,在本实施例中,需要将计算第一时钟信号和初始时钟信号的频率差值过程中直接得到的数字型的数字控制信号转换为模拟型的系数调节信号,系数调节信号的改变导致电荷泵系数的改变,从而适应锁相需求。
本申请还提出一种时序控制芯片,如图5所示,时序控制芯片包括锁相环100,锁相环100包括电荷泵组件120,电荷泵组件120的电荷泵系数根据锁相环100的输入端接收到的初始时钟信号或反馈时钟信号可调。
需要注意的是,后文中涉及的各时钟信号的定义与时序控制方法实施例中各时钟信号的定义一致。锁相环100的输入端设置为接收外部输入的初始时钟信号CLKo,经过锁相环锁相后,使内部产生的目标时钟信号CLKf和外部输入的初始时钟信号CLKo同步,从而为TCON IC中的数据处理模块提供时序参考,以保障显示数据的正确处理。在首次循环过程中,锁相环100的输入端接收初始时钟信号,电荷泵组件120的电荷泵系数在首次循环过程中是根据初始时钟信号确定的。在之后的循环过程中,锁相环100的输入端接收初始时钟信号和反馈时钟信号,电荷泵组件120的电荷泵系数是根据初始时钟信号和反馈时钟信号确定的。根据范例中的描述可知,锁相环每次能够补偿的相对频率差值为M*N,其中,M为电荷泵系数,N为压控振荡器系数。为了使锁相环每次补偿的相对频率差值满足效率和精度的需求,当初始时钟信号和第一时钟信号的频率差值或者相位差值较大时,即偏离锁相状态较为严重时,确定一较大的电荷泵系数M以提高每次循环中补偿的相对频率差值,从而提高锁相速度;当初始时钟信号和第一时钟信号的频率差值或者相位差值较小时,即相对接近锁相状态时,确定一较小的电荷泵系数M以减小每次循环中补偿的相对频率差值,一方面有助于提高锁相的准确度,另一方面也可以有效避免过补偿情况的产生。其中,电荷泵组件120的电荷泵系数可以是连续可调的,也可以设置为若干个离散的电荷泵系数以待选择。
可选的,如图5所示,锁相环100包括鉴相器110以及压控振荡器130,鉴相器110的输入端设置为接收初始时钟信号或反馈时钟信号,鉴相器110的输出端连接于电荷泵组件120的输入端;压控振荡器130的输入端连接于电荷泵组件120的输出端,压控振荡器130的输出端设置为输出目标时钟信号。
其中,初始时钟信号CLKo自鉴相器110的输入端进入锁相环100,而目标时钟信号CLKf经压控振荡器130的输出端从锁相环100输出。当时钟信号在锁相环100中循环时,鉴相器110获取当前状态下的初始时钟信号CLKo和第一时钟信号,进一步得到第一时钟信号与当前状态下初始时钟信号CLKo的频率差值ΔF输出给电荷泵组件120,电荷泵组件120根据该频率差值ΔF确定电荷泵系数M,并根据电荷泵系数M产生一相应的调节电压ΔV,该调节电压ΔV进一步控制压控振荡器130’输出本次循环中产生的第二时钟信号,其中,ΔV=M*ΔF,本次循环后第二时钟信号的频率满足F2=N*ΔV+F2’,N为压控振荡器系数,F2’为前一次循环所产生的第二时钟信号的频率。
可选的,如图5所示,时序控制芯片包括分频器140,分频器140的输入端连接于压控振荡器130的输出端,分频器140的输出端连接于鉴相器110的输入端。
通过设置分频器140,将压控振荡器130产生的高频的第二时钟信号分频为与初始时钟信号的频率相当的第三时钟信号,进一步根据第三时钟信号产生第一时钟信号,并与初始时钟信号相比较,以确定可变系数电荷泵120的电荷泵系数,保障锁相的速度和准确度。
在上述实施例中,如图5所示,电荷泵组件120包括计算电路121,数模转换电路122以及可变系数电荷泵123,计算电路121的输入端连接于鉴相器110的输出端,计算电路121设置为根据鉴相器110输出的频率差值,产生数字控制信号;数模转换电路122的输入端连接于计算电路121的输出端,数模转换电路122设置为将数字控制信号转换为系数调节信号,系数调节信号为模拟型;可变系数电荷泵123的输入端连接于数模转换电路122的输出端,可变系数电荷泵123的输出端连接于压控振荡器130的输入端,可变系数电荷泵123根据系数调节信号产生相应的电荷泵系数。
在包括可变系数电荷泵123的锁相环100中,信号通常是数字型的,并以数字方式被处理,以改善锁相效果。然而,对于可变系数电荷泵123而言,其电荷泵系数是根据模拟信号,例如模拟电压信号的改变来调节的。因此,在本实施例中,通过计算电路121根据鉴相器110输出的第一时钟信号和初始时钟信号的频率差值的绝对值,产生相应的数字控制信号,并通过数模转换电路122将上述数字控制信号转换为模拟型的系数调节信号,通过该系数调节信号改变可变系数电荷泵123的电荷泵系数,从而适应锁相需求。
本申请还提出一种显示装置,显示装置包括显示面板以及时序控制芯片,时序控制芯片与显示面板电连接,该时序控制芯片的具体结构参照上述实施例,由于本显示装置采用了上述所有实施例的全部技术方案,因此至少具有上述实施例的技术方案所带来的所有有益效果,在此不再一一赘述。其中,显示装置可以是液晶显示装置、发光二极管显示装置或量子点显示装置等。
以上所述仅为本申请的优选实施例,并非因此限制本申请的专利范围,凡是在本申请的发明构思下,利用本申请说明书及附图内容所作的等效结构变换,或直接/间接运用在其他相关的技术领域均包括在本申请的专利保护范围内。
Claims (10)
1.一种时序控制方法,其特征在于,所述时序控制方法包括以下步骤:
根据锁相环的输入端接收到的初始时钟信号或反馈时钟信号,产生第一时钟信号;
根据所述初始时钟信号和所述第一时钟信号,确定锁相环的电荷泵系数;
控制所述锁相环根据所述电荷泵系数锁相,产生第二时钟信号。
2.如权利要求1所述的时序控制方法,其特征在于,在所述控制所述锁相环根据所述电荷泵系数锁相,产生第二时钟信号的步骤之后,所述时序控制方法还包括以下步骤:
比对所述第二时钟信号的频率和预设频率范围;
当所述第二时钟信号的频率处于所述预设频率范围以内时,根据所述第二时钟信号产生目标时钟信号,并输出所述目标时钟信号;
当所述第二时钟信号的频率处于所述预设频率范围以外时,将所述第二时钟信号作为反馈时钟信号反馈至所述锁相环的输入端,并返回执行根据锁相环的输入端接收到的反馈时钟信号,产生第一时钟信号的步骤。
3.如权利要求2所述的时序控制方法,其特征在于,在当所述第二时钟信号的频率处于所述预设频率范围以外时,将所述第二时钟信号作为反馈时钟信号反馈至所述输入端的步骤之后,所述时序控制方法还包括以下步骤:
累计所述第二时钟信号的反馈次数;
比对所述反馈次数和预设次数;
当所述反馈次数大于所述预设次数时,生成提示信号;或,
累计所述锁相环的输入端接收到初始时钟信号至当前将所述第二时钟信号作为反馈时钟信号反馈至所述输入端之间的失锁时长;
比对所述失锁时长和预设时长;
当所述失锁时长大于所述预设时长时,生成提示信号。
4.如权利要求1至3中任一项所述的时序控制方法,其特征在于,根据锁相环的输入端接收到的反馈时钟信号,产生第一时钟信号的步骤包括:
根据目标分频倍数N,对所述反馈时钟信号分频,产生第三时钟信号;
根据所述第三时钟信号,产生第一时钟信号;
其中,所述第三时钟信号的频率是所述反馈时钟信号的频率的1/N,所述第一时钟信号的频率与所述第三时钟信号的频率相当。
5.如权利要求1至3中任一项所述的时序控制方法,其特征在于,所述根据所述初始时钟信号和所述第一时钟信号,确定锁相环的电荷泵系数的步骤包括:
计算所述第一时钟信号和所述初始时钟信号的频率差值,并根据所述频率差值的绝对值产生数字控制信号;
将所述数字控制信号转换为系数调节信号,其中,所述系数调节信号为模拟型;
根据所述系数调节信号,确定所述电荷泵系数。
6.一种时序控制芯片,其特征在于,所述时序控制芯片包括锁相环,所述锁相环包括:
电荷泵组件,所述电荷泵组件的电荷泵系数根据锁相环的输入端接收到的初始时钟信号或反馈时钟信号可调。
7.如权利要求6所述的时序控制芯片,其特征在于,所述锁相环包括:
鉴相器,所述鉴相器的输入端设置为接收所述初始时钟信号或所述反馈时钟信号,所述鉴相器的输出端连接于所述电荷泵组件的输入端;以及,
压控振荡器,所述压控振荡器的输入端连接于所述电荷泵组件的输出端,所述压控振荡器的输出端设置为输出目标时钟信号。
8.如权利要求7所述的时序控制芯片,其特征在于,所述时序控制芯片包括:
分频器,所述分频器的输入端连接于所述压控振荡器的输出端,所述分频器的输出端连接于所述鉴相器的输入端。
9.如权利要求7或8所述的时序控制芯片,其特征在于,所述电荷泵组件包括:
计算电路,所述计算电路的输入端连接于所述鉴相器的输出端,所述计算电路设置为根据所述鉴相器输出的频率差值,产生数字控制信号;
数模转换电路,所述数模转换电路的输入端连接于所述计算电路的输出端,所述数模转换电路设置为将所述数字控制信号转换为系数调节信号,所述系数调节信号为模拟型;以及,
可变系数电荷泵,所述可变系数电荷泵的输入端连接于所述数模转换电路的输出端,所述可变系数电荷泵的输出端连接于所述压控振荡器的输入端,所述可变系数电荷泵根据所述系数调节信号产生相应的电荷泵系数。
10.一种显示装置,其特征在于,所述显示装置包括:
显示面板;以及,
如权利要求6至9中任一项所述的时序控制芯片,所述时序控制芯片与所述显示面板电连接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811588347.7A CN109712591B (zh) | 2018-12-24 | 2018-12-24 | 时序控制方法、时序控制芯片和显示装置 |
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Publication Number | Publication Date |
---|---|
CN109712591A true CN109712591A (zh) | 2019-05-03 |
CN109712591B CN109712591B (zh) | 2021-01-05 |
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Country Status (1)
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113724639A (zh) * | 2021-09-06 | 2021-11-30 | Tcl华星光电技术有限公司 | 显示装置 |
CN116149243A (zh) * | 2023-04-21 | 2023-05-23 | 山东正弦电气科技有限公司 | 一种高精度时序控制方法及装置 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1691513A (zh) * | 2004-04-26 | 2005-11-02 | 松下电器产业株式会社 | Pll电路,无线电通讯设备以及振荡频率控制的方法 |
CN102474411A (zh) * | 2009-07-24 | 2012-05-23 | 哉英电子股份有限公司 | 时钟数据复原装置 |
US20120218049A1 (en) * | 2011-02-24 | 2012-08-30 | Fujitsu Semiconductor Limited | Pll |
US20160105187A1 (en) * | 2014-10-09 | 2016-04-14 | Texas Instruments Incorporated | Fll oscillator/clock with an fll control loop including a switched capacitor resistive divider |
CN105577180A (zh) * | 2015-12-11 | 2016-05-11 | 中国航空工业集团公司西安航空计算技术研究所 | 一种锁相环快速锁定和带宽校准的***和方法 |
CN106487380A (zh) * | 2016-09-08 | 2017-03-08 | 苏州大学 | 一种减少cp‑pll频率切换时间的无源环路滤波器 |
CN107154243A (zh) * | 2017-06-20 | 2017-09-12 | 惠科股份有限公司 | 显示面板的驱动方法、驱动装置及显示装置 |
-
2018
- 2018-12-24 CN CN201811588347.7A patent/CN109712591B/zh active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1691513A (zh) * | 2004-04-26 | 2005-11-02 | 松下电器产业株式会社 | Pll电路,无线电通讯设备以及振荡频率控制的方法 |
CN102474411A (zh) * | 2009-07-24 | 2012-05-23 | 哉英电子股份有限公司 | 时钟数据复原装置 |
US20120218049A1 (en) * | 2011-02-24 | 2012-08-30 | Fujitsu Semiconductor Limited | Pll |
US20160105187A1 (en) * | 2014-10-09 | 2016-04-14 | Texas Instruments Incorporated | Fll oscillator/clock with an fll control loop including a switched capacitor resistive divider |
CN105577180A (zh) * | 2015-12-11 | 2016-05-11 | 中国航空工业集团公司西安航空计算技术研究所 | 一种锁相环快速锁定和带宽校准的***和方法 |
CN106487380A (zh) * | 2016-09-08 | 2017-03-08 | 苏州大学 | 一种减少cp‑pll频率切换时间的无源环路滤波器 |
CN107154243A (zh) * | 2017-06-20 | 2017-09-12 | 惠科股份有限公司 | 显示面板的驱动方法、驱动装置及显示装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113724639A (zh) * | 2021-09-06 | 2021-11-30 | Tcl华星光电技术有限公司 | 显示装置 |
WO2023029133A1 (zh) * | 2021-09-06 | 2023-03-09 | Tcl华星光电技术有限公司 | 显示装置 |
CN113724639B (zh) * | 2021-09-06 | 2023-09-22 | Tcl华星光电技术有限公司 | 显示装置 |
US12008938B2 (en) | 2021-09-06 | 2024-06-11 | Tcl China Star Optoelectronics Technology Co., Ltd. | Display device with clock control chip and data driving chip for adjusting a phase of clock signal output |
CN116149243A (zh) * | 2023-04-21 | 2023-05-23 | 山东正弦电气科技有限公司 | 一种高精度时序控制方法及装置 |
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Publication number | Publication date |
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