CN109697962A - 一种多路选择电路 - Google Patents

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熊文强
熊小明
李焱
李梓山
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Abstract

本发明提出了一种多路选择电路，包括：选择控制信号端，连接至第一选择电路和第二选择电路，向第一选择电路和第二选择电路发送选择信号；第一选择电路，用于根据接收到的所述选择信号，选择第一像素子单元中的任一像素端；第二选择电路，用于根据接收到的选择信号，选择第二像素子单元中的任一像素端。本发明能够通过4个选择控制信号端实现2个电路输出端对12个像素端的驱动，一方面减少了选择控制信号端，从而降低了选择控制信号端功耗；另一方面能够提高显示面板分辨率，并且对于COG贴合方式，通过减少电路输出端数据线数量，减小集成电路边缘宽度；对于COF贴合方式，通过减少输出端数据线数量，降低集成电路与基板结合难度。

Description

一种多路选择电路
技术领域
本发明涉及选择电路技术领域，具体而言，涉及一种多路选择电路。
背景技术
不断提高分辨率是现有面板设计的趋势，但是追求高分辨率的同时，会导致集成电路输出端数量的增加或者源极线数量的增加。在相关技术中提出了1:3多路选择电路与2:6多路选择电路，分别如图1和图2所示，但是以上多路选择电路，对于COF(Chip onFlexible Printed Circuit，芯片绑定至柔性基板)贴合方式，由于结合处的金手指宽度及其间隙的制约，使得结合的难度大大增加；对于COG(Chip on Glass，芯片绑定至玻璃)贴合方式，由于分辨率的提高与液晶模块边缘宽度变窄两者相互制约，所以在分辨率提高的同时，会增加液晶模块边缘宽度。另外相关技术中还提出了1:6驱动方式的多路选择电路，但该多路选择电路在列反转的驱动方式下，功耗会大大增加。
发明内容
本发明旨在至少解决现有技术或相关技术中存在的技术问题之一。
为此，本发明的目的在于提出一种多路选择电路。
有鉴于此，本发明提出了一种多路选择电路，包括：选择控制信号端，连接至第一选择电路和第二选择电路，向第一选择电路和第二选择电路发送选择信号；第一选择电路，用于根据接收到的所述选择信号，选择第一像素子单元中的任一像素端；第二选择电路，用于根据接收到的选择信号，选择第二像素子单元中的任一像素端。
本发明提供的多路选择电路中，第一选择电路的一端连接选择控制信号端，另一端连接第一像素子单元，当第一选择电路接收到选择控制信号端发出选择信号后，在选择信号的控制下选择第一像素子单元中包括的任一像素端进行驱动。第二选择电路的一端连接选择控制信号端，另一端连接第二像素子单元，当第二选择电路接收到选择控制信号端发出选择信号后，在选择信号的控制下选择第二像素子单元中包括的任一像素端进行驱动。本发明，一方面能够利用连接选择控制信号端控制多路选择电路，进而实现对像素子单元中的任一像素端的驱动，降低了集成电路的走线数量。另一方面由于选择控制信号端同时控制第一选择电路工作和第二选择电路工作，因此减少了选择控制信号端数量，降低了选择控制信号端功耗。
根据本发明的上述多路选择电路，还可以具有以下技术特征：
在上述技术方案中，优选地，第一选择电路包括第一电路输出端、第一薄膜晶体管电路，第一薄膜晶体管电路分别与选择控制信号端、第一电路输出端、第一像素子单元连接，在第一薄膜晶体管电路接收到控制信号而导通后，第一电路输出端将第一数据信号传输至第一像素子单元中的任一像素端；第二选择电路包括第二电路输出端、第二薄膜晶体管电路，第二薄膜晶体管电路分别与选择控制信号端、第二电路输出端、第二像素子单元连接，在第二薄膜晶体管电路接收到控制信号而导通后，第二电路输出端将第二数据信号传输至第二像素子单元中的任一像素端。
在该技术方案中，第一选择电路的第一薄膜晶体管电路接收控制信号后导通，进而使得第一选择电路的第一电路输出端将第一数据信号发送至第一像素子单元中的任一像素端。第二选择电路的第二薄膜晶体管电路接收控制信号后导通，进而使得第二选择电路的第二电路输出端将第二数据信号发送至第二像素子单元中的任一像素端。能够提高显示面板分辨率，并且对于COG贴合方式，通过减少电路输出端数据线数量，减小集成电路边缘宽度；对于COF贴合方式，通过减少输出端数据线数量，降低集成电路与基板结合难度。需要说明的是，本发明并不局限与COG贴合方式或者COF贴合方式。
在上述任一技术方案中，优选地，第一像素子单元包括第一像素端、第二像素端、第三像素端、第四像素端、第五像素端、第六像素端；第二像素子单元包括第七像素端、第八像素端、第九像素端、第十像素端、第十一像素端、第十二像素端。
在该技术方案中，通过第一选择电路根据选择信号控制选择第一像素端、第二像素端、第三像素端、第四像素端、第五像素端、第六像素端中的任一像素端，通过第二选择电路根据选择信号控制选择七像素端、第八像素端、第九像素端、第十像素端、第十一像素端、第十二像素端中的任一像素端，进而实现电路输出端对十二个像素端进行驱动，提高了显示面板的分辨率。
在上述任一技术方案中，优选地，选择控制信号端包括第一选择控制信号端、第二选择控制信号端、第三选择控制信号端、第四选择控制信号端；第一选择控制信号端、第二选择控制信号端、第三选择控制信号端、第四选择控制信号端分别与第一薄膜晶体管电路、第二薄膜晶体管电路连接；并分别向第一薄膜晶体管电路、第二薄膜晶体管电路发送第一控制信号、第二控制信号、第三控制信号、第四控制信号。
在该技术方案中，第一选择控制信号端、第二选择控制信号端、第三选择控制信号端、第四选择控制信号端输出控制信号，控制第一薄膜晶体管电路导通，和/或第二薄膜晶体管电路导通，即能够实现通过四个选择控制信号端实现对第一薄膜晶体管电路或第二薄膜晶体管电路的导通，进而实现2个电路输出端对12个像素端的驱动，仅使用4个选择控制信号端，减少了选择控制信号端，从而降低了选择控制信号端功耗。
在上述任一技术方案中，优选地，第一薄膜晶体管电路包括第一P型薄膜晶体管、第一N型薄膜晶体管、第二N型薄膜晶体管、第三N型薄膜晶体管、第四N型薄膜晶体管、第五N型薄膜晶体管、第六N型薄膜晶体管、第七N型薄膜晶体管第一N型薄膜晶体管的源极与第一电路输出端连接，第一N型薄膜晶体管的漏极分别与第二N型薄膜晶体管的源极、第三N型薄膜晶体管的源极、第四N型薄膜晶体管的源极连接，第一N型薄膜晶体管的栅极与第一选择控制信号端连接；第一P型薄膜晶体管的源极与第一电路输出端连接，第一P型薄膜晶体管的漏极分别与第五N型薄膜晶体管的源极、第六N型薄膜晶体管的源极、第七N型薄膜晶体管的源极连接，第一P型薄膜晶体管的栅极与第一选择控制信号端连接；其中，当第一控制信号为高电平时，第一N型薄膜晶体管导通，第一P型薄膜晶体管关断；当第一控制信号为低电平时，第一N型薄膜晶体管关断，第一P型薄膜晶体管导通。
在该技术方案中，多个选择控制信号端分别控制第一P型薄膜晶体管、第一N型薄膜晶体管、第二N型薄膜晶体管、第三N型薄膜晶体管、第四N型薄膜晶体管、第五N型薄膜晶体管、第六N型薄膜晶体管、第七N型薄膜晶体管的导通，进而第一电路输出端的第一数据信号传输至第一像素端到第六像素端中的任一端，采用多个薄膜晶体管形成选择电路，克服线路交叉干扰、信息传输量少的缺点。第一N型薄膜晶体管的栅极和第一P型薄膜晶体管的栅极均与第一选择控制信号端连接，第一选择控制信号端控制第一N型薄膜晶体管和第一P型薄膜晶体管之中的一个导通，如果第一N型薄膜晶体管导通，第一电路输出端输出的第一数据信号可以通过第一N型薄膜晶体管输出到第二N型薄膜晶体管的源极、第三N型薄膜晶体管的源极、第四N型薄膜晶体管的源极。如果第一P型薄膜晶体管导通，第一电路输出端输出的第一数据信号可以通过第一P型薄膜晶体管输出到第五N型薄膜晶体管的源极、第六N型薄膜晶体管的源极、第七N型薄膜晶体管的源极。通过第一选择控制信号端对第一N型薄膜晶体管和第一P型薄膜晶体管的控制，进而实现将第一数据信号传输至不同像素端。
在上述任一技术方案中，优选地，第二N型薄膜晶体管的漏极与第一像素端连接，第二N型薄膜晶体管的栅极与第二选择控制信号端连接；第三N型薄膜晶体管的漏极与第二像素端连接，第三N型薄膜晶体管的栅极与第四选择控制信号端连接；第四N型薄膜晶体管的漏极与第三像素端连接，第四N型薄膜晶体管的栅极与第三选择控制信号端连接；其中，当第一控制信号控制第一N型薄膜晶体管导通以及第二控制信号控制第二N型薄膜晶体管导通时，第一电路输出端的第一数据信号传输至第一像素端；当第一控制信号控制第一N型薄膜晶体管导通以及第四控制信号控制第三N型薄膜晶体管导通时，第一电路输出端的第一数据信号传输至第二像素端；当第一控制信号控制第一N型薄膜晶体管导通以及第三控制信号控制第四N型薄膜晶体管导通时，第一电路输出端的第一数据信号传输至第三像素端。
在该技术方案中，当第一控制信号控制第一N型薄膜晶体管导通，第一电路输出端的第一数据信号可以通过导通的第一N型薄膜晶体管传输到与该第一N型薄膜晶体管连接的像素端，具体为通过第二选择控制信号端、第四选择控制信号端、第三选择控制信号端输出控制信号，分别控制第二N型薄膜晶体管、第三N型薄膜晶体管、第四N型薄膜晶体管导通，实现仅使用4个选择控制信号端即可控制薄膜晶体管将第一数据信号传输到第一像素端、第二像素端、第三像素端中的对应像素端，在减少集成电路上的走线数量的同时减少了选择控制信号端的数量。
在上述任一技术方案中，优选地，第五N型薄膜晶体管的漏极与第四像素端连接，第五N型薄膜晶体管的栅极与第二选择控制信号端连接；第六N型薄膜晶体管的漏极与第五像素端连接，第六N型薄膜晶体管的栅极与第四选择控制信号端连接；第七N型薄膜晶体管的漏极与第六像素端连接，第七N型薄膜晶体管的栅极与第三选择控制信号端连接；其中，当第一控制信号控制第一P型薄膜晶体管导通以及第二控制信号控制第五N型薄膜晶体管导通时，第一电路输出端的第一数据信号传输至第四像素端；当第一控制信号控制第一P型薄膜晶体管导通以及第四控制信号控制第六N型薄膜晶体管导通时，第一电路输出端的第一数据信号传输至第五像素端；当第一控制信号控制第一P型薄膜晶体管导通以及第三控制信号控制第七N型薄膜晶体管导通时，第一电路输出端的第一数据信号传输至第六像素端。
在该技术方案中，当第一控制信号控制第一P型薄膜晶体管导通，第一电路输出端的第一数据信号可以通过导通的第一P型薄膜晶体管传输到该第一P型薄膜晶体管对应的像素端，具体为通过第二选择控制信号端、第四选择控制信号端、第三选择控制信号端输出控制信号，可以分别控制第五N型薄膜晶体管、第六N型薄膜晶体管、第七N型薄膜晶体管导通，实现仅使用4个选择控制信号端即可控制第一数据信号传输到第四像素端、第五像素端、第六像素端中的对应像素端，通过减少选择控制信号端的数量，降低选择控制信号端功耗。
在上述任一技术方案中，优选地，第二薄膜晶体管电路包括第二P型薄膜晶体管、第八N型薄膜晶体管、第九N型薄膜晶体管、第十N型薄膜晶体管、第十一N型薄膜晶体管、第十二N型薄膜晶体管、第十三N型薄膜晶体管、第十四N型薄膜晶体管；第八N型薄膜晶体管的源极与第二电路输出端连接，第八N型薄膜晶体管的漏极分别与第九N型薄膜晶体管的源极、第十N型薄膜晶体管的源极、第十一N型薄膜晶体管的源极连接，第八N型薄膜晶体管的栅极与第一选择控制信号端连接；第二P型薄膜晶体管的源极与第一电路输出端连接，第二P型薄膜晶体管的漏极分别与第十二N型薄膜晶体管的源极、第十三N型薄膜晶体管的源极、第十四N型薄膜晶体管的源极连接，第二P型薄膜晶体管的栅极与第一选择控制信号端连接；其中，当第一控制信号为高电平时，第八N型薄膜晶体管导通，第二P型薄膜晶体管关断；当第一控制信号为低电平时，第八N型薄膜晶体管关断，第二P型薄膜晶体管导通。
在该技术方案中，多个选择控制信号端分别控制第二P型薄膜晶体管、第八N型薄膜晶体管、第九N型薄膜晶体管、第十N型薄膜晶体管、第十一N型薄膜晶体管、第十二N型薄膜晶体管、第十三N型薄膜晶体管、第十四N型薄膜晶体管的导通，进而第二电路输出端的第二数据信号传输至第七像素端到第十二像素端中的任一端，采用多个薄膜晶体管形成选择电路，克服线路交叉干扰、信息传输量少的缺点。第八N型薄膜晶体管的栅极和第二P型薄膜晶体管的栅极均与第一选择控制信号端连接，第一选择控制信号端控制第八N型薄膜晶体管和第二P型薄膜晶体管之中的一个导通，如果第八N型薄膜晶体管导通，第二电路输出端输出的第二数据信号可以通过第八N型薄膜晶体管输出到第九N型薄膜晶体管的源极、第十N型薄膜晶体管的源极、第十一N型薄膜晶体管的源极，如果第二P型薄膜晶体管导通，第二电路输出端输出的第二数据信号可以通过第二P型薄膜晶体管输出到第十二N型薄膜晶体管的源极、第十三N型薄膜晶体管的源极、第十四N型薄膜晶体管的源极。通过第二选择控制信号端对第一N型薄膜晶体管和第一P型薄膜晶体管的控制，进而实现将第二数据信号传输至不同像素端。
在上述任一技术方案中，优选地，第九N型薄膜晶体管的漏极与第七像素端连接，第九N型薄膜晶体管的栅极与第三选择控制信号端连接；第十N型薄膜晶体管的漏极与第八像素端连接，第十N型薄膜晶体管的栅极与第二选择控制信号端连接；第十一N型薄膜晶体管的漏极与第九像素端连接，第十一N型薄膜晶体管的栅极与第四选择控制信号端连接；其中，当第一控制信号控制第八N型薄膜晶体管导通以及第三控制信号控制第九N型薄膜晶体管导通时，第二电路输出端的第二数据信号传输至第七像素端；当第一控制信号控制第八N型薄膜晶体管导通以及第二控制信号控制第十N型薄膜晶体管导通时，第二电路输出端的第二数据信号传输至第八像素端；当第一控制信号控制第八N型薄膜晶体管导通以及第四控制信号控制第十一N型薄膜晶体管导通时，第二电路输出端的第二数据信号传输至第九像素端。
在该技术方案中，当第一控制信号控制第八N型薄膜晶体管导通，第二电路输出端的第二数据信号可以通过导通的N型薄膜晶体管传输到该N型薄膜晶体管对应的像素，具体为通过第三选择控制信号端、第二选择控制信号端、第四选择控制信号端输出控制信号，可以分别控制第九N型薄膜晶体管、第十N型薄膜晶体管、第十一N型薄膜晶体管导通，实现仅使用4个选择控制信号端即可控制薄膜晶体管将第二数据信号传输到第七像素端、第八像素端、第九像素端中的对应像素端，在减少集成电路上的走线数量的同时减少了选择控制信号端的数量。
在上述任一技术方案中，优选地，第十二N型薄膜晶体管的漏极与第十像素端连接，第十二N型薄膜晶体管的栅极与第三选择控制信号端连接；第十三N型薄膜晶体管的漏极与第十一像素端连接，第十三N型薄膜晶体管的栅极与第二选择控制信号端连接；第十四N型薄膜晶体管的漏极与第十二像素端连接，第十四N型薄膜晶体管的栅极与第四选择控制信号端连接；其中，当第一控制信号控制第二P型薄膜晶体管导通以及第三控制信号控制第十二N型薄膜晶体管导通时，第二电路输出端的第二数据信号传输至第十像素端；当第一控制信号控制第二P型薄膜晶体管导通以及第二控制信号控制第十三N型薄膜晶体管导通时，第二电路输出端的第二数据信号传输至第十一像素端；当第一控制信号控制第二P型薄膜晶体管导通以及第四控制信号控制第十四N型薄膜晶体管导通时，第二电路输出端的第二数据信号传输至第十二像素端。
在该技术方案中，当第一控制信号控制第二P型薄膜晶体管导通，第二电路输出端的第二数据信号可以通过导通的N型薄膜晶体管传输到该N型薄膜晶体管对应的像素，具体为通过第三选择控制信号端、第二选择控制信号端、第四选择控制信号端输出控制信号，可以分别控制第十二N型薄膜晶体管、第十三N型薄膜晶体管、第十四N型薄膜晶体管导通，实现仅使用4个选择控制信号端即可控制第二数据信号传输到第十像素端、第十一像素端、第十二像素端中的指定像素端，通过减少选择控制信号端的数量，降低选择控制信号端功耗。
在上述任一技术方案中，优选地，第一电路输出端、第二电路输出端、第一像素端、第二像素端、第三像素端、第四像素端、第五像素端、第六像素端、第七像素端、第八像素端、第九像素端、第十像素端、第十一像素端、第十二像素端的驱动方式为列反转驱动方式。
在该技术方案中，由于薄膜晶体管面板存在馈穿电压与像素漏电的情况，闪烁不可避免，采用列反转驱动方式，可实现同一输出线一帧反转一次，即第一电路输出端与第二电路输出端每帧的极性不同，进而由第一电路输出端传输第一数据信号的第一像素端、第二像素端、第三像素端、第四像素端、第五像素端、第六像素端与由第二电路输出端传输第二数据信号的第七像素端、第八像素端、第九像素端、第十像素端、第十一像素端、第十二像素端一帧反转一次，因此闪烁度可以大大改善。
本发明的附加方面和优点将在下面的描述部分中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1示出了本发明相关技术中的1：3多路选择电路的电路结构示意图；
图2示出了本发明相关技术中的2：6多路选择电路的电路结构示意图；
图3示出了本发明的一个实施例的多路选择电路的电路结构示意图；
图4示出了本发明的一个实施例的多路选择电路的列反转驱动方式示意图；
图5示出了本发明的一个实施例的多路选择电路工作区域示意图；
图6示出了本发明的一个实施例的多路选择电路的时序示意图。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不限于下面公开的具体实施例的限制。
本发明实施例提出一种多路选择电路，图3示出了本发明的一个实施例的多路选择电路的电路结构示意图。其中，多路选择电路包括：选择控制信号端，连接至第一选择电路和第二选择电路，向第一选择电路和第二选择电路发送选择信号；第一选择电路，用于根据接收到的所述选择信号，选择第一像素子单元中的任一像素端；第二选择电路，用于根据接收到的选择信号，选择第二像素子单元中的任一像素端。
其中，第一选择电路包括第一电路输出端(S1)、第一薄膜晶体管电路，第二选择电路包括第二电路输出端(S2)、第二薄膜晶体管电路。
第一像素子单元包括第一像素端(R1)、第二像素端(B1)、第三像素端(G2)、第四像素端(R3)、第五像素端(B3)、第六像素端(G4)；第二像素子单元包括第七像素端(G1)、第八像素端(R2)、第九像素端(B2)、第十像素端(G3)、第十一像素端(R4)、第十二像素端(B4)。
选择控制信号端包括第一选择控制信号端(CKH)、第二选择控制信号端(CKHR)、第三选择控制信号端(CKHG)、第四选择控制信号端(CKHB)。
第一薄膜晶体管电路包括第一P型薄膜晶体管(P11)、第一N型薄膜晶体管(M11)、第二N型薄膜晶体管(M12)、第三N型薄膜晶体管(M13)、第四N型薄膜晶体管(M14)、第五N型薄膜晶体管(M15)、第六N型薄膜晶体管(M16)、第七N型薄膜晶体管(M17)。
第二薄膜晶体管电路包括第二P型薄膜晶体管(P21)、第八N型薄膜晶体管(M21)、第九N型薄膜晶体管(M22)、第十N型薄膜晶体管(M23)、第十一N型薄膜晶体管(M24)、第十二N型薄膜晶体管(M25)、第十三N型薄膜晶体管(M26)、第十四N型薄膜晶体管(M27)。其中，第一选择控制信号端(CKH)、第二选择控制信号端(CKHR)、第三选择控制信号端(CKHG)、第四选择控制信号端(CKHB)分别与第一薄膜晶体管电路、第二薄膜晶体管电路连接；并分别向第一薄膜晶体管电路、第二薄膜晶体管电路发出第一控制信号、第二控制信号、第三控制信号、第四控制信号。
第一N型薄膜晶体管(M11)的源极与第一电路输出端(S1)连接，第一N型薄膜晶体管(M11)的漏极分别与第二N型薄膜晶体管(M12)的源极、第三N型薄膜晶体管(M13)的源极、第四N型薄膜晶体管(M14)的源极连接，第一N型薄膜晶体管(M11)的栅极与第一选择控制信号端(CKH)连接；第一P型薄膜晶体管(P11)的源极与第一电路输出端(S1)连接，第一P型薄膜晶体管(P11)的漏极分别与第五N型薄膜晶体管(M15)的源极、第六N型薄膜晶体管(M16)的源极、第七N型薄膜晶体管(M17)的源极连接，第一P型薄膜晶体管(P11)的栅极与第一选择控制信号端(CKH)连接；其中，当第一控制信号为高电平时，第一N型薄膜晶体管(M11)导通，第一P型薄膜晶体管(P11)关断；当第一控制信号为低电平时，第一N型薄膜晶体管(M11)关断，第一P型薄膜晶体管(P11)导通。
第二N型薄膜晶体管(M12)的漏极与第一像素端(R1)连接，第二N型薄膜晶体管(M12)的栅极与第二选择控制信号端(CKHR)连接；第三N型薄膜晶体管(M13)的漏极与第二像素端(B1)连接，第三N型薄膜晶体管(M13)的栅极与第四选择控制信号端(CKHB)连接；第四N型薄膜晶体管(M14)的漏极与第三像素端(G2)连接，第四N型薄膜晶体管(M14)的栅极与第三选择控制信号端(CKHG)连接；其中，当第一控制信号控制第一N型薄膜晶体管(M11)导通以及第二控制信号控制第二N型薄膜晶体管(M12)导通时，第一电路输出端(S1)的第一数据信号传输至第一像素端(R1)；当第一控制信号控制第一N型薄膜晶体管(M11)导通以及第四控制信号控制第三N型薄膜晶体管(M13)导通时，第一电路输出端(S1)的第一数据信号传输至第二像素端(B1)；当第一控制信号控制第一N型薄膜晶体管(M11)导通以及第三控制信号控制第四N型薄膜晶体管(M14)导通时，第一电路输出端(S1)的第一数据信号传输至第三像素端(G2)。
第五N型薄膜晶体管(M15)的漏极与第四像素端(R3)连接，第五N型薄膜晶体管(M15)的栅极与第二选择控制信号端(CKHR)连接；第六N型薄膜晶体管(M16)的漏极与第五像素端(B3)连接，第六N型薄膜晶体管(M16)的栅极与第四选择控制信号端(CKHB)连接；第七N型薄膜晶体管(M17)的漏极与第六像素端(G4)连接，第七N型薄膜晶体管(M17)的栅极与第三选择控制信号端(CKHG)连接；其中，当第一控制信号控制第一P型薄膜晶体管(P11)导通以及第二控制信号控制第五N型薄膜晶体管(M15)导通时，第一电路输出端(S1)的第一数据信号传输至第四像素端(R3)；当第一控制信号控制第一P型薄膜晶体管(P11)导通以及第四控制信号控制第六N型薄膜晶体管(M16)导通时，第一电路输出端(S1)的第一数据信号传输至第五像素端(B3)；当第一控制信号控制第一P型薄膜晶体管(P11)导通以及第三控制信号控制第七N型薄膜晶体管(M17)导通时，第一电路输出端(S1)的第一数据信号传输至第六像素端(G4)。
第八N型薄膜晶体管(M21)的源极与第二电路输出端(S2)连接，第八N型薄膜晶体管(M21)的漏极分别与第九N型薄膜晶体管(M22)的源极、第十N型薄膜晶体管(M23)的源极、第十一N型薄膜晶体管(M24)的源极连接，第八N型薄膜晶体管(M21)的栅极与第一选择控制信号端(CKH)连接；第二P型薄膜晶体管(P21)的源极与第一电路输出端(S1)连接，第二P型薄膜晶体管(P21)的漏极分别与第十二N型薄膜晶体管(M25)的源极、第十三N型薄膜晶体管(M26)的源极、第十四N型薄膜晶体管(M27)的源极连接，第二P型薄膜晶体管(P21)的栅极与第一选择控制信号端(CKH)连接；其中，当第一控制信号为高电平时，第八N型薄膜晶体管(M21)导通，第二P型薄膜晶体管(P21)关断；当第一控制信号为低电平时，第八N型薄膜晶体管(M21)关断，第二P型薄膜晶体管(P21)导通。
第九N型薄膜晶体管(M22)的漏极与第七像素端(G1)连接，第九N型薄膜晶体管(M22)的栅极与第三选择控制信号端(CKHG)连接；第十N型薄膜晶体管(M23)的漏极与第八像素端(R2)连接，第十N型薄膜晶体管(M23)的栅极与第二选择控制信号端(CKHR)连接；第十一N型薄膜晶体管(M24)的漏极与第九像素端(B2)连接，第十一N型薄膜晶体管(M24)的栅极与第四选择控制信号端(CKHB)连接；其中，当第一控制信号控制第八N型薄膜晶体管(M21)导通以及第三控制信号控制第九N型薄膜晶体管(M22)导通时，第二电路输出端(S2)的第二数据信号传输至第七像素端(G1)；当第一控制信号控制第八N型薄膜晶体管(M21)导通以及第二控制信号控制第十N型薄膜晶体管(M23)导通时，第二电路输出端(S2)的第二数据信号传输至第八像素端(R2)；当第一控制信号控制第八N型薄膜晶体管(M21)导通以及第四控制信号控制第十一N型薄膜晶体管(M24)导通时，第二电路输出端(S2)的第二数据信号传输至第九像素端(B2)。
第十二N型薄膜晶体管(M25)的漏极与第十像素端(G3)连接，第十二N型薄膜晶体管(M25)的栅极与第三选择控制信号端(CKHG)连接；第十三N型薄膜晶体管(M26)的漏极与第十一像素端(R4)连接，第十三N型薄膜晶体管(M26)的栅极与第二选择控制信号端(CKHR)连接；第十四N型薄膜晶体管(M27)的漏极与第十二像素端(B4)连接，第十四N型薄膜晶体管(M27)的栅极与第四选择控制信号端(CKHB)连接；其中，当第一控制信号控制第二P型薄膜晶体管(P21)导通以及第三控制信号控制第十二N型薄膜晶体管(M25)导通时，第二电路输出端(S2)的第二数据信号传输至第十像素端(G3)；当第一控制信号控制第二P型薄膜晶体管(P21)导通以及第二控制信号控制第十三N型薄膜晶体管(M26)导通时，第二电路输出端(S2)的第二数据信号传输至第十一像素端(R4)；当第一控制信号控制第二P型薄膜晶体管(P21)导通以及第四控制信号控制第十四N型薄膜晶体管(M27)导通时，第二电路输出端(S2)的第二数据信号传输至第十二像素端(B4)。
本发明提供的多路选择电路，四个选择控制信号端与第一选择电路中的第一薄膜晶体管电路连接，可控制第一薄膜晶体管电路的导通或关断，第一薄膜晶体管电路的一端与第一电路输出端连接，另一端与第一像素子单元的第一像素端(R1)至第六像素端(G4)连接，第一薄膜晶体管电路在导通的情况下将第一电路输出端的第一数据信号传输至第一像素子单元中的任一端。四个选择控制信号端还与第二薄膜晶体管电路连接，可控制第二薄膜晶体管电路的导通或关断，第二薄膜晶体管电路的一端与第二电路输出端(S2)连接，另一端与第二像素子单元的第七像素端(G1)至第十二像素端(B4)连接，第二薄膜晶体管电路在导通的情况下将第二电路输出端的第二数据信号传输至第二像素子单元中的任一端。
第一选择控制信号端(CKH)为高电平时，控制第一N型薄膜晶体管(M11)。当第一N型薄膜晶体管(M11)导通，第一电路输出端(S1)输出的第一数据信号可以通过第一N型薄膜晶体管(M11)输出到第二N型薄膜晶体管(M12)的源极、第三N型薄膜晶体管(M13)的源极、第四N型薄膜晶体管(M14)的源极。第二选择控制信号端(CKHR)为高电平时，控制第二N型薄膜晶体管(M12)导通，第一电路输出端(S1)的第一数据信号传输至第一像素端(R1)。第四选择控制信号端(CKHB)为高电平时，控制第三N型薄膜晶体管(M13)，第一电路输出端(S1)的第一数据信号传输至第二像素端(B1)。第三选择控制信号端(CKHG)为高电平时，控制第四N型薄膜晶体管(M14)，第一电路输出端(S1)的第一数据信号传输至第三像素端(G2)。
第一选择控制信号端(CKH)为低电平时，控制第一P型薄膜晶体管(P11)导通。当第一P型薄膜晶体管(P11)导通，第一电路输出端(S1)输出的第一数据信号可以通过第一P型薄膜晶体管(P11)输出到第五N型薄膜晶体管(M15)的源极、第六N型薄膜晶体管(M16)的源极、第七N型薄膜晶体管(M17)的源极。通过第二选择控制信号端(CKHR)为高电平时，控制第五N型薄膜晶体管(M15)导通，第一电路输出端(S1)的第一数据信号传输至第四像素端(R3)。第四选择控制信号端(CKHB)为高电平时，控制第六N型薄膜晶体管(M16)导通，第一电路输出端(S1)的第一数据信号传输至第五像素端(B3)。第三选择控制信号端(CKHG)为高电平时，控制第七N型薄膜晶体管(M17)导通，第一电路输出端(S1)的第一数据信号传输至第六像素端(G4)。
第一选择控制信号端(CKH)为高电平时，控制第八N型薄膜晶体管(M21)导通，如果第八N型薄膜晶体管(M21)导通，第二电路输出端(S2)输出的第二数据信号可以通过第八N型薄膜晶体管(M21)输出到第九N型薄膜晶体管(M22)的源极、第十N型薄膜晶体管(M23)的源极、第十一N型薄膜晶体管(M24)的源极。通过第三选择控制信号端(CKHG)、第二选择控制信号端(CKHR)、第四选择控制信号端(CKHB)输出高电平，可以分别控制第九N型薄膜晶体管(M22)、第十N型薄膜晶体管(M23)、第十一N型薄膜晶体管(M24)导通，即可控制第二数据信号分别传输到第七像素端(G1)、第八像素端(R2)、第九像素端(B2)中。
第一选择控制信号端(CKH)为低电平时，控制第二P型薄膜晶体管(P21)导通，如果第二P型薄膜晶体管(P21)导通，第二电路输出端(S2)输出的第二数据信号可以通过第二P型薄膜晶体管(P21)输出到第十二N型薄膜晶体管(M25)的源极、第十三N型薄膜晶体管(M26)的源极、第十四N型薄膜晶体管(M27)的源极。通过第三选择控制信号端(CKHG)、第二选择控制信号端(CKHR)、第四选择控制信号端(CKHB)输出高电平，可以分别控制第十二N型薄膜晶体管(M25)、第十三N型薄膜晶体管(M26)、第十四N型薄膜晶体管(M27)导通，即可分别控制第二数据信号传输到第十像素端(G3)、第十一像素端(R4)、第十二像素端(B4)中。
本发明能够通过4个选择控制信号端实现2个电路输出端对12个像素端的驱动，一方面减少了选择控制信号端，从而降低了选择控制信号端功耗；另一方面能够提高显示面板分辨率，并且对于COG贴合方式，通过减少电路输出端数量，减小集成电路边缘宽度；对于COF贴合方式，通过减少数据线数量，降低集成电路与基板结合难度。需要说明的是，本发明并不局限与COG贴合方式或者COF贴合方式。
图4示出了本发明的一个实施例的多路选择电路的列反转驱动方式示意图。其中，第一电路输出端(S1)、第二电路输出端(S2)、第一像素端(R1)、第二像素端(B1)、第三像素端(G2)、第四像素端(R3)、第五像素端(B3)、第六像素端(G4)、第七像素端(G1)、第八像素端(R2)、第九像素端(B2)、第十像素端(G3)、第十一像素端(R4)、第十二像素端(B4)的驱动方式为列反转驱动方式。
在该实施例中，由于薄膜晶体管面板存在馈穿电压与像素漏电的情况，闪烁不可避免，采用列反转驱动方式，可实现同一输出线一帧反转一次，即第一电路输出端(S1)与第二电路输出端(S2)每帧的极性不同，进而由第一电路输出端(S1)传输第一数据信号的第一像素端(R1)、第二像素端(B1)、第三像素端(G2)、第四像素端(R3)、第五像素端(B3)、第六像素端(G4)与由第二电路输出端(S2)传输第二数据信号的第七像素端(G1)、第八像素端(R2)、第九像素端(B2)、第十像素端(G3)、第十一像素端(R4)、第十二像素端(B4)一帧反转一次，因此闪烁度可以大大改善。
图5示出了本发明的一个实施例的多路选择电路工作区域示意图。
当第一选择控制信号端(CKH)＝VGH时，第一N型薄膜晶体管(M11)与第八N型薄膜晶体管(M21)导通，第一P型薄膜晶体管(P11)与第二P型薄膜晶体管(P21)关断，第一电路输出端(S1)和第二电路输出端(S2)输出到如图5所示的PartA部分。再通过第二选择控制信号端(CKHR)、第三选择控制信号端CKHG、第四选择控制信号端(CKHB)为VGH时，分别输出到第一像素端(R1)和第八像素端(R2)、第七像素端(G1)和第三像素端(G2)、第二像素端(B1)和第九像素端(B2)。
当第一选择控制信号端(CKH)＝VGL时，第一N型薄膜晶体管(M11)与第八N型薄膜晶体管(M21)关断，第一P型薄膜晶体管(P11)与第二P型薄膜晶体管(P21)导通，第一电路输出端(S1)和第二电路输出端(S2)可输出到如图5所示的PartB部分，再通过第二选择控制信号端(CKHR)、第三选择控制信号端CKHG、第四选择控制信号端(CKHB)为VGH时，分别输出到第四像素端(R3)和第十一像素端(R4)、第十像素端(G3)和第六像素端(G4)、第五像素端(B3)和第十二像素端(B4)。
图6示出了本发明的一个实施例的多路选择电路的时序示意图。
其中，GateN-1/GateN/GateN+1为面板上任一相邻3行像素的驱动信号。
对于第N-1行像素，当GateN-1为高电平，即GateN-1＝VGH时开始驱动第N-1行像素，通过选择控制信号端CKH/CKHR/CKHG/CKHB的周期性变化，使电路输出端配合输出对应电压数据至第N-1行像素上的不同的像素端上；对于第N行像素，当GateN为高电平，即GateN＝VGH时开始驱动第N行像素，通过选择控制信号端CKH/CKHR/CKHG/CKHB以周期性变化，使电路输出端配合输出对应电压数据至第N行像素上的不同的像素端上；对于第N+1行像素，当GateN+1为高电平，即GateN+1＝VGH时开始驱动第N+1行像素，通过选择控制信号端CKH/CKHR/CKHG/CKHB以周期性变化，使电路输出端配合输出对应电压数据至第N行像素上的不同的像素端上。
以GateN-1为高电平为例，GateN-1为高电平则为开始控制N-1行像素，当CKH和CKHR为高电平，CKHG和CKHB为低电平时，由于CKH为高电平，第一N型薄膜晶体管(M11)与第八N型薄膜晶体管(M21)导通，由于CKHR为高电平，第二N型薄膜晶体管(M12)和第十N型薄膜晶体管(M23)导通，第一电路输出端(S1)输出的第一数据信号传输到面板上第N-1行像素中的第一像素端(R1)和第八像素端(R2)。
在本说明书的描述中，术语“一个实施例”、“一些实施例”、“具体实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种多路选择电路，其特征在于，包括：
选择控制信号端，连接至第一选择电路和第二选择电路，向所述第一选择电路和所述第二选择电路发送选择信号；
所述第一选择电路，用于根据接收到的所述选择信号，选择第一像素子单元中的任一像素端；
所述第二选择电路，用于根据接收到的所述选择信号，选择第二像素子单元中的任一像素端。
2.根据权利要求1所述的多路选择电路，其特征在于，
所述第一选择电路包括第一电路输出端、第一薄膜晶体管电路，所述第一薄膜晶体管电路分别与所述选择控制信号端、所述第一电路输出端、所述第一像素子单元连接，在所述第一薄膜晶体管电路接收到所述控制信号而导通后，所述第一电路输出端将第一数据信号传输至所述第一像素子单元中的任一像素端；
所述第二选择电路包括第二电路输出端、第二薄膜晶体管电路，所述第二薄膜晶体管电路分别与所述选择控制信号端、所述第二电路输出端、所述第二像素子单元连接，在所述第二薄膜晶体管电路接收到所述控制信号而导通后，所述第二电路输出端将第二数据信号传输至所述第二像素子单元中的任一像素端。
3.根据权利要求2所述的多路选择电路，其特征在于，
所述第一像素子单元包括第一像素端、第二像素端、第三像素端、第四像素端、第五像素端、第六像素端；
所述第二像素子单元包括第七像素端、第八像素端、第九像素端、第十像素端、第十一像素端、第十二像素端。
4.根据权利要求3所述的多路选择电路，其特征在于，所述选择控制信号端包括第一选择控制信号端、第二选择控制信号端、第三选择控制信号端、第四选择控制信号端；
所述第一选择控制信号端、所述第二选择控制信号端、所述第三选择控制信号端、所述第四选择控制信号端分别与所述第一薄膜晶体管电路、所述第二薄膜晶体管电路连接，并分别向所述第一薄膜晶体管电路、所述第二薄膜晶体管电路发送第一控制信号、第二控制信号、第三控制信号、第四控制信号。
5.根据权利要求4所述的多路选择电路，其特征在于，所述第一薄膜晶体管电路包括第一P型薄膜晶体管、第一N型薄膜晶体管、第二N型薄膜晶体管、第三N型薄膜晶体管、第四N型薄膜晶体管、第五N型薄膜晶体管、第六N型薄膜晶体管、第七N型薄膜晶体管；
所述第一N型薄膜晶体管的源极与所述第一电路输出端连接，所述第一N型薄膜晶体管的漏极分别与所述第二N型薄膜晶体管的源极、所述第三N型薄膜晶体管的源极、所述第四N型薄膜晶体管的源极连接，所述第一N型薄膜晶体管的栅极与所述第一选择控制信号端连接；
所述第一P型薄膜晶体管的源极与所述第一电路输出端连接，所述第一P型薄膜晶体管的漏极分别与所述第五N型薄膜晶体管的源极、所述第六N型薄膜晶体管的源极、所述第七N型薄膜晶体管的源极连接，所述第一P型薄膜晶体管的栅极与所述第一选择控制信号端连接；
其中，当所述第一控制信号为高电平时，所述第一N型薄膜晶体管导通，所述第一P型薄膜晶体管关断；当所述第一控制信号为低电平时，所述第一N型薄膜晶体管关断，所述第一P型薄膜晶体管导通。
6.根据权利要求5所述的多路选择电路，其特征在于，
所述第二N型薄膜晶体管的漏极与所述第一像素端连接，所述第二N型薄膜晶体管的栅极与所述第二选择控制信号端连接；
所述第三N型薄膜晶体管的漏极与所述第二像素端连接，所述第三N型薄膜晶体管的栅极与所述第四选择控制信号端连接；
所述第四N型薄膜晶体管的漏极与所述第三像素端连接，所述第四N型薄膜晶体管的栅极与所述第三选择控制信号端连接；
其中，当所述第一控制信号控制所述第一N型薄膜晶体管导通以及所述第二控制信号控制所述第二N型薄膜晶体管导通时，所述第一电路输出端的第一数据信号传输至所述第一像素端；
当所述第一控制信号控制所述第一N型薄膜晶体管导通以及所述第四控制信号控制所述第三N型薄膜晶体管导通时，所述第一电路输出端的第一数据信号传输至所述第二像素端；
当所述第一控制信号控制所述第一N型薄膜晶体管导通以及所述第三控制信号控制所述第四N型薄膜晶体管导通时，所述第一电路输出端的第一数据信号传输至所述第三像素端。
7.根据权利要求5所述的多路选择电路，其特征在于，
所述第五N型薄膜晶体管的漏极与所述第四像素端连接，所述第五N型薄膜晶体管的栅极与所述第二选择控制信号端连接；
所述第六N型薄膜晶体管的漏极与所述第五像素端连接，所述第六N型薄膜晶体管的栅极与所述第四选择控制信号端连接；
所述第七N型薄膜晶体管的漏极与所述第六像素端连接，所述第七N型薄膜晶体管的栅极与所述第三选择控制信号端连接；
其中，当所述第一控制信号控制所述第一P型薄膜晶体管导通以及所述第二控制信号控制所述第五N型薄膜晶体管导通时，所述第一电路输出端的第一数据信号传输至所述第四像素端；
当所述第一控制信号控制所述第一P型薄膜晶体管导通以及所述第四控制信号控制所述第六N型薄膜晶体管导通时，所述第一电路输出端的第一数据信号传输至所述第五像素端；
当所述第一控制信号控制所述第一P型薄膜晶体管导通以及所述第三控制信号控制所述第七N型薄膜晶体管导通时，所述第一电路输出端的第一数据信号传输至所述第六像素端。
8.根据权利要求4所述的多路选择电路，其特征在于，所述第二薄膜晶体管电路包括第二P型薄膜晶体管、第八N型薄膜晶体管、第九N型薄膜晶体管、第十N型薄膜晶体管、第十一N型薄膜晶体管、第十二N型薄膜晶体管、第十三N型薄膜晶体管、第十四N型薄膜晶体管；
所述第八N型薄膜晶体管的源极与所述第二电路输出端连接，所述第八N型薄膜晶体管的漏极分别与所述第九N型薄膜晶体管的源极、所述第十N型薄膜晶体管的源极、所述第十一N型薄膜晶体管的源极连接，所述第八N型薄膜晶体管的栅极与所述第一选择控制信号端连接；
所述第二P型薄膜晶体管的源极与所述第一电路输出端连接，所述第二P型薄膜晶体管的漏极分别与所述第十二N型薄膜晶体管的源极、所述第十三N型薄膜晶体管的源极、所述第十四N型薄膜晶体管的源极连接，所述第二P型薄膜晶体管的栅极与所述第一选择控制信号端连接；
其中，当所述第一控制信号为高电平时，所述第八N型薄膜晶体管导通，所述第二P型薄膜晶体管关断；当所述第一控制信号为低电平时，所述第八N型薄膜晶体管关断，所述第二P型薄膜晶体管导通。
9.根据权利要求8所述的多路选择电路，其特征在于，
所述第九N型薄膜晶体管的漏极与所述第七像素端连接，所述第九N型薄膜晶体管的栅极与所述第三选择控制信号端连接；
所述第十N型薄膜晶体管的漏极与所述第八像素端连接，所述第十N型薄膜晶体管的栅极与所述第二选择控制信号端连接；
所述第十一N型薄膜晶体管的漏极与所述第九像素端连接，所述第十一N型薄膜晶体管的栅极与所述第四选择控制信号端连接；
其中，当所述第一控制信号控制所述第八N型薄膜晶体管导通以及所述第三控制信号控制所述第九N型薄膜晶体管导通时，所述第二电路输出端的第二数据信号传输至所述第七像素端；
当所述第一控制信号控制所述第八N型薄膜晶体管导通以及所述第二控制信号控制所述第十N型薄膜晶体管导通时，所述第二电路输出端的第二数据信号传输至所述第八像素端；
当所述第一控制信号控制所述第八N型薄膜晶体管导通以及所述第四控制信号控制所述第十一N型薄膜晶体管导通时，所述第二电路输出端的第二数据信号传输至所述第九像素端。
10.根据权利要求8所述的多路选择电路，其特征在于，
所述第十二N型薄膜晶体管的漏极与所述第十像素端连接，所述第十二N型薄膜晶体管的栅极与所述第三选择控制信号端连接；
所述第十三N型薄膜晶体管的漏极与所述第十一像素端连接，所述第十三N型薄膜晶体管的栅极与所述第二选择控制信号端连接；
所述第十四N型薄膜晶体管的漏极与所述第十二像素端连接，所述第十四N型薄膜晶体管的栅极与所述第四选择控制信号端连接；
其中，当所述第一控制信号控制所述第二P型薄膜晶体管导通以及所述第三控制信号控制所述第十二N型薄膜晶体管导通时，所述第二电路输出端的第二数据信号传输至所述第十像素端；
当所述第一控制信号控制所述第二P型薄膜晶体管导通以及所述第二控制信号控制所述第十三N型薄膜晶体管导通时，所述第二电路输出端的第二数据信号传输至所述第十一像素端；
当所述第一控制信号控制所述第二P型薄膜晶体管导通以及所述第四控制信号控制所述第十四N型薄膜晶体管导通时，所述第二电路输出端的第二数据信号传输至所述第十二像素端。
11.根据权利要求3至10中任一项所述的多路选择电路，其特征在于，
所述第一电路输出端、所述第二电路输出端、所述第一像素端、所述第二像素端、所述第三像素端、所述第四像素端、所述第五像素端、所述第六像素端、所述第七像素端、所述第八像素端、所述第九像素端、所述第十像素端、所述第十一像素端、所述第十二像素端的驱动方式为列反转驱动方式。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111028803A (zh) * 2019-12-18 2020-04-17 福建华佳彩有限公司 一种Demux驱动方法
CN111028804A (zh) * 2019-12-19 2020-04-17 福建华佳彩有限公司 一种Demux驱动方法
CN111192551A (zh) * 2019-05-03 2020-05-22 神盾股份有限公司 显示面板驱动装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111192551A (zh) * 2019-05-03 2020-05-22 神盾股份有限公司 显示面板驱动装置
US11545098B2 (en) 2019-05-03 2023-01-03 Egis Technology Inc. Driving apparatus for display panel having selection circuit for outputting a plurality of driving voltages
CN111028803A (zh) * 2019-12-18 2020-04-17 福建华佳彩有限公司 一种Demux驱动方法
CN111028803B (zh) * 2019-12-18 2023-09-05 福建华佳彩有限公司 一种Demux驱动方法
CN111028804A (zh) * 2019-12-19 2020-04-17 福建华佳彩有限公司 一种Demux驱动方法
CN111028804B (zh) * 2019-12-19 2021-10-26 福建华佳彩有限公司 一种Demux驱动方法

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